PCB电测兼容设计

主要内容

PCB的电磁兼容设计的目的PCB电磁兼容设计的准备信息元器件的选择PCB层数选择PCB的布线设计元器件布局的基本准则PCB接地方式

第1页，共142页。7.1PCB的电磁兼容设计的目的

PCB板是所有精密电路设计中往往容易忽略的一种部件。由于很少把PCB板的电特性设计到电路里去，所以整个效应对电路功可能是有害的。如果PCB板的设计得当，它将具有减少骚扰和提高抗扰度的优点。如果PCB板设计不当，将使载有小功率、高精确度、快速逻辑或连接到高阻抗终端的一些导线受到寄生阻抗或介质吸收的影响，致使PCB板发生电磁兼容性问题。第2页，共142页。PCB电磁兼容设计的目的是控制以下指标来自PCB电路的辐射；PCB电路与设备中的其他电路间的耦合；PCB电路对外部干扰的灵敏度；PCB上各种电路间的耦合。总之，应使PCB板上各部分电路之间不发生干扰，都能正常工作，对外辐射发射和传导发射尽可能低，外来骚扰对PCB板上电路不发生影响。第3页，共142页。线路板的两种辐射机理差模辐射共模辐射电流环杆天线第4页，共142页。实际电路的辐射ZGZLVZC=ZG+ZL近场：ZC7.9DfE=7.96VA/D3

（V/m）

ZC7.9Df，E=63IAf/D2

（V/m）

H=7.96IA/D3

（A/m）远场：

E=1.3IAf2/D（V/m）环路面积=A~I第5页，共142页。脉冲信号差模辐射的频谱频谱包络线差模辐射频率特性线脉冲的差模辐射包络线1/d1/tr40dB/decfff-20dB/dec-40dB/dec

E=2.6IAf2/DEdB=20lg（2.6IA/D）

+40lgf40dB/dec20dB/dec第6页，共142页。7.2PCB电磁兼容设计的准备信息

在对PCB进行电磁兼容设计前应准备以下几个方面的信息：器件：数量（密度）、器件大小、封装形式；布局：整体布局要求、器件位置、有无大功率器件、器件散热有无特殊要求；

速率：数字芯片速率如何、如何分区、哪些是低速、中速、高速区，哪些是接口的输入/输出区；信号线：种类、速率及传送方向，总线速率、走向及驱动情况，关键的信号种类、需要采取的保护措施；

第7页，共142页。电源的种类、地种类，以及对电源、地的噪声容限要求，电源、地层平面的设置问题，电源、地平面的分割设计；

时钟线：时钟线种类、速率、时钟线的来源和去向，单板内时钟延时要求，最长走线要求，驱动能力情况。PCB板设计的基本步骤：选取印制板类型；确定元器件在板上的位置；依次布置地线、电源线、高速信号线，低速信号。第8页，共142页。第9页，共142页。第10页，共142页。7.3电子设备内部的干扰源

电子设备内部主要有以下几种干扰源：TTL的开关噪声：开关电流，几十到几吉赫的高频；产生的虚状噪声约～伏，宽5～10纳秒。TTL逻辑元件也极易受影响，2伏20纳秒的噪声就使TTL逻辑器件发生误动作；动态RAM：DRAM利用电荷存储数位信息，充放电电流的峰值为100mA，频率可达100MHz，电源线和接地线产生串扰和公共阻抗噪声；电源和接地：电源输入的过渡过程，负载变化产生快速脉冲电流，经电源和接地通路产生干扰；振荡器体及变压器：工作时会在周围辐射高频电磁波；静电放电和I/O端的干扰：经过信号线和连接器，外界的电磁干扰进入电子设备，内部干扰源向外辐射。第11页，共142页。2元器件的选择2.1概述在大多数情况下，电路的基本元件满足电磁特性的程度将决定着功能单元和最后的设备满足电磁兼容性的程度。选择合适的电路元件来控制传导干扰源和辐射干扰源的主要准则包括带外特性控制和电路装配技术。因为是否能实现电磁兼容往往是由远离基频的元件响应特性来决定的。而在许多情况下，电路装配又决定着带外响应（例如引线长度）和不同电路元件之间互相耦合的程度。第12页，共142页。必须注意芯片等有源器件固有的敏感特性和电磁骚扰发射特性，芯片等有源器件可以分为两类：调谐器件和基本频带器件。调谐器件起带通元件作用，其频率特性包括：中心频率、带宽、选择性和带外乱真响应。基本频带器件起低通元件作用，其频率特性包括：截止频率、通带特性、抑制斜率和乱真响应；除频率特性外，还有输入阻抗特性、输入端的平衡不平衡特性和敏感度特性。模拟器件的敏感度特性取决于灵敏度和带宽；数字器件的敏感度特性取决于直流噪声容限或噪声抗扰度。第13页，共142页。2.2一般选择规则使用寄生电感和电容量小的电阻器，片状电阻器可用于超高频段；大电感寄生电容大，为了提高低频部分的插入损耗，不要使用单节滤波器，而应该使用若干小电感组成的多节滤波器；使用磁芯电感要注意饱和特性，特别要注意高电平脉冲会降低磁芯电感的电感量和在滤波器电路中的插损；第14页，共142页。尽量使用自带屏蔽的继电器并使屏蔽壳体接地；选用有效屏蔽隔离的输入变压器；用于敏感电路的电源变压器应该有静电屏蔽，屏蔽壳体和变压器壳体都应接地；设备内部的互连信号线必须使用屏蔽线，以防它们之间的骚扰耦合；为使每个屏蔽体都与各自的插针相连，应选用插针足够多的插头座。第15页，共142页。

2.3电容的选择

2.3.1概述电容器通常用于电源总线去耦、旁路及其它大量应用。电路板上的电容，根据其使用功能，可分为去耦电容、旁路电容和储能电容。2.3.2去耦电容去耦电容的主要功能就是提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播并抑制噪声对其他芯片的干扰。当电容容值很大时，其谐振频率很低，电容提供电流的能力在较低的频率就开始变差，使得高频去耦效果变差。因此，为了保证电容提供高频电流的能力，电容值不能太大，在能达到电流补偿目的的前提下，越小越好。第16页，共142页。所有电容器都存在引线电感和器件电感，过孔也会增加电感值。在任何时候都必须减小引线电感，否则在元件接地引脚和接地层之间将出现高阻抗失配，当存在走线阻抗失配时，在导线的两端之间就会产生电压差，导致瞬间电流的存在，从而出现EMI问题，必须使去耦电容引线长度电感最小化，也包括过孔和元件引脚连线。除了选用引线电感小店电容以外，在安装时，应通过适当的布线尽量减小等效电感。去耦电容距离芯片越近，其补充电流的环路面积就越小，则电路的辐射就会很小，因为电路的辐射强度跟电流的环路面积成正比。原则上集成电路的每个电源引脚都应布置一个的瓷片电容。对于抗噪声能力弱、关断时电源变化大的器件，应在芯片的电源脚和地脚之间直接接入去耦电容。第17页，共142页。有源器件在开关时产生的高频开关噪声将沿着电源线或电源平面传播，数字芯片在状态发生变化时，电源功耗的变化也会在电源和地之间产生噪声，去耦电容用来滤除高频器件在PCB电源或芯片电源脚上引起的辐射电流，为器件提供一个局域化的直流通路，能减低PCB中的电流冲击的峰值。它在减少电源和地平面上纹波、噪声和“毛刺”很有效果。第18页，共142页。2.3.3旁路电容旁路电容的作用是为提高系统配电的质量，降低在PCB板上从元器件电源、地脚转移出不想要的共模射频能量。主要是通过产生交流旁路来消除无意的能量，降低器件的EMI分量，另外其还可以提供滤波功能。旁路电容的主要作用是产生一个交流分路，从而消去进入易感区的那些不需要的能量。旁路电容一般作为高频旁路器件来减小对电源模块的瞬态电流需求，一般在10μF～470μF范围内。若PCB板上有许多集成电路、高速开关和具有长引线的电源，则应该选择大容量的电容或采用多个电容。第19页，共142页。2.3.4储能电容储能电容能确保提供足够稳定的DC电压和电流，尤其是数字器件在最大容性负载状态下同时传送所有数据、地址和控制信号时。最大容性负载是指进入元件电源管脚的电流总量。元件将此瞬态电流送到所有输出负载。每个负载都要消耗电流。负载数目越多，通过驱动源地电流就越大。元件的逻辑状态切换会引起电源和接地平面上的电流波动，这种波动会导致电源电压下跌并影响到其他元件。储能电容为电路提供能量储备，使电压和电流维持在最佳稳定状态。第20页，共142页。元件的直流供电不仅需要高频去耦，而且也需要储能电容，用来降低RF调制对电源分配网络的影响。每两个LSI(大规模集成电路)和VLSI(超大规模集成电路)元件需要一个储能电容，按如下规则放置：——靠近供电连接器入口处；——连接子板、外围设备和辅助电路的电源端子附近；——大功率数字元件附近；——离电源输入端子最远的位置；——远离电源输入端子的元件高密度区域；——紧邻时钟产生电路和脉动敏感器件；——储能电容的工作电压应选在额定电压的50%，以防止电压波动时损毁电容器。第21页，共142页。不同电容器的典型应用及工作频率范围典型应用工作频率范围供电DC/DC变换DC～2kHz大电容电解或钽2kHz～1MHz小电容钽或陶瓷1～50MHzPCB平面电源平面和接地平面之间50MHz以上集成电路封装电源平面和接地平面之间100MHz以上第22页，共142页。2.4数字器件选择数字器件是一种最常见的宽带骚扰源，其翻转时间或上升／下降时间越短，所占频谱越宽。在选择集成度高并有电磁兼容特性的集成电路时，关注以下特征和参数：——电源及地的引脚较近；——多个电源及地线引脚；——输出电压波动性小；——可控的开关速率；——与传输线匹配的I/O电路差动信号传输；——地线反射较低；——对ESD及其它干扰现象的抗扰性；——输出级驱动能力不超过实际应用的要求；——电源瞬态电流低（有时也称穿透电流）。第23页，共142页。这些参数的最大、最小值应由其生产商一一指明。需要注意的是由不同厂家生产的具有相同型号及指标的器件可能有显著不同的电磁兼容特性，这一点对于确保陆续生产的产品具有稳定的电磁兼容符合性是很重要的。高技术集成电路的生产商可以提供详尽的电磁兼容设计说明。设计人员要了解这些并严格按要求去做。这在选择器件时是必须考虑的因素。第24页，共142页。选择数字元器件时，最重要的问题是要考虑其低噪声特性随能量变化的比率。数字器件系列的电压变化率用dV/dt表示，如表2所示。上升时间（ns）越快，电压抖动（V）越高，则dV/dt（V/ns）就越大。使用上升时间最慢的器件来达到或实现想要的功能，就能降低噪声耦合总量。采用上升时间较慢的器件还能够限制数字信号的高频谐波分量。因为PCB板上的电路走线在较高频率上会像天线一样辐射噪声，所以通过限制数字信号中不必要的谐波，有利于防止其高频谐波的辐射。第25页，共142页。数字器件系列的电压变化率逻辑器件上升时间(ns)电压幅度(V)dV/dt(V/ns)CMOS5V10050.05CMOS12V25120.48CMOS15V50150.30HCMOS1050.50TTL1030.30ECL10k20.800.40ECL100k0.750.801.10第26页，共142页。数字逻辑器件的噪声余量是指器件本身可以允许的加在输入信号的最大噪声,任何超过这个噪声余量的电压，都有可能被器件作为噪声来传播，表3所列是不同逻辑器件典型的噪声余量。值得注意的是，COMS电路虽然有最大的噪声余量，但是与其他电路相比，产生的噪声也最多，会导致与其它电路的不兼容现象，设计时要特别注意。第27页，共142页。表3不同逻辑器件典型的噪声余量(边界)逻辑器件噪声余量

(mV)CMOS5V1000CMOS15V4500TTL400ECL10k125ECL100k100第28页，共142页。2.5模拟器件选择从电磁兼容的角度选择模拟器件不像选择数字器件那样直接，虽然同样希望发射、转换速率、电压波动、输出驱动能力要尽量小，但对大多数有源模拟器件来说，抗扰度是一个很重要的因素。模拟电路也可能由于无意工作在设计带宽之外而变成一个EMI源。模拟放大电路的不稳定性是一个典型例子。如果反馈环路的不稳定，电源噪声对输入端的隔离比较差，容性负载就有可能造成输出不稳。这些放大电路可能在高频范围内（MHz）产生振荡，应提醒设计师注意。第29页，共142页。7.4PCB层数选择布线层安排设计PCB的第一个问题是需要多少个布线层和电源层。层数由下述因素决定：功能要求、噪声抖动、信号分类隔离、要设计的布线条数、阻抗控制、VLSI电路元件密度、总线路由等等。选择PCB的层数，重要问题是每个布线层最好与实平面（电源或接地）相邻。表4为PCB布线的层间安排。第30页，共142页。表4PCB布线的层间安排层数12345678910注释2层S1GS2P低速设计通常用于十千周以下4层（2个布线层）S1GPS2很难设计高信号阻抗和低电源阻抗6层（4个布线层）S1GS2S3PS4低速高电源阻抗6层（4个布线层）S1S2GPS3S4只有S2用于任何高要求信号设计6层（3个布线层）S1GS2PGS3S1、S2直用于较低速信号8层（6个布线层）S1S2GS3S4PS5S6S2、S3可用于任选高速信号，有较差的电源阻抗8层（4个布线层）S1GS2GPS3GS4EMC性能最好10层（6个布线层）S1GS2S3GPS4S5GS6EMC性能最好，S4对电源噪声敏感注：S表示布线层；G表示接地层；P表示电源层。第31页，共142页。脉冲信号的频谱T1/d1/trdtr

谐波幅度（电压或电流）频率（对数）-20dB/dec-40dB/decAV(orI)=2A(d+tr)/Trf2第32页，共142页。7.4.2单层板选择

单层板通常只用于那些不包含周期信号（时钟）的产品或者用于模拟信号的仪器和控制系统中。单层板一般只用在几百千赫兹工作的情形。这样的低频限制是因为许多实现高频电路所需要的设计条件受到了限制，例如线条集肤效应（在高频段线条具有很大的电感）、缺乏完整闭合回路所要求的射频（RF）电流回流的路径、以及缺乏回路控制的条件（而这是避免产生磁场和环路天线所必须的）等原因。第33页，共142页。此外，单层板对于外界射频影响很敏感，例如，对静电放电（ESD）、快脉冲、辐射或传导射频干扰都很敏感。单层板设计中，通常不考虑终端匹配和信号完整性设计，因为信号转换的边沿速率较慢，所以PCB印制线条的物理尺寸达不到构成传输线的长度。但是，由于缺乏RF回流路径和通量对消条件，任何I/O连接器都会成为很好的辐射天线。第34页，共142页。7.4.3双层板选择

双层板由于不能设置电源层和地线层，对降低供电线路阻抗和抑制公共阻抗噪声有很大影响，因此，适用于只要求中等组装密度的场合而不适用于高组装密度或复杂电路的场合。设计目标信息全面：不同功能模块在线路板上的位置要求敏感器件和I/O口的位置要求线路图上必须标明不同的地线、对关键连线的要求标明哪些地方不同的地线可以连接起来，哪些地方不允许。第35页，共142页。7.4.4多层板选择

从减小辐射骚扰的角度出发，应尽量选用多层板，内层分别作电源层、地线层，用以降低供电线路阻抗，抑制公共阻抗噪声，对信号线形成均匀的接地面，加大信号线和接地面间的分布电容，抑制其向空间辐射的能力。数字电路和模拟电路分别安排在不同层内，电源层应靠近接地层，骚扰源应单独安排一层，并远离敏感电路，高速、高频器件应靠近印制板连接器。多层PCB设计时，首先要决定选用的多层PCB的层数。多层PCB的层间安排随着具体电路改变，但有以下几条共同原则。第36页，共142页。电源平面应靠近接地平面，并且安排在接地平面之下。这样可以利用两金属平板间的电容做电源的滤波电容，同时接地平面还对电源平面上分布的辐射电流起到屏蔽作用。布线层应尽量安排与整块金属平面相邻。这样的安排是为了产生通量对消作用；把数字电路和模拟电路分开。有条件时，最好将数字电路和模拟电路安排在不同层内。如果一定要安排在同一层，可采用开沟、加接地线条、分隔线条等方法来补救。模拟的和数字的地、电源都要分开，绝不能混用，因为数字信号有很宽的频谱，是产生干扰的主要来源；在中间层的印制线条形成平面波导（带状线），在表面层形成微带线，两者传输特性不同；时钟电路和高频电路是主要的干扰和辐射源，一定要单独安排、远离敏感电路；不同层所含的杂散电流和射频电流不同，布线时，不能等同看待。第37页，共142页。7.5PCB的布线设计

7.5.1布线原则在PCB上进行布线时，首先要进行PCB的电磁兼容分析。PCB的电磁兼容分析的基本原理基于克希霍夫定律和法拉第电磁感应定律。根据克希霍夫定律，任何时域信号由源到负载的传输都必须构成一个完整的回路，频域信号由源到负载的传输都必定沿着一个最低阻抗的路径。这个原理完全适合射频电流的情况，如果射频电流不是经由设计中的回路到达目的负载的就一定是通过某个客观存在的电路达到的，这个客观存在的电路多数是由一些分布的耦合元件连接的。构成这一非正常回路中的一些器件就会遭受电磁干扰。第38页，共142页。根据法拉第电磁感应定律，任何磁通变化都会在闭合回路中产生感生电动势，任何交变电流都会在空间产生电磁场。在数字电路设计中，最容易忽略的是存在于器件、导线、印制线和插头上的寄生电感、电容和导纳。例如，电容器的等效电路应当是电容、电感和电阻构成的串联电路。此外，在多层PCB的电磁兼容设计中电通量对消技术是很有效的，最常用的电通量对消技术是利用由实金属平面产生的镜像电流的作用。这也是我们进行多层PCB布线时常常考虑到因素。第39页，共142页。电源线、地线、印制板布线对高频信号应保持低阻抗。在频率很高的情况下，电源线、地线、或印制板布线都会成为接收与发射骚扰的小天线。降低这种骚扰的方法除了加滤波电容外，更值得重视的是减小电源线、地线及其他印制板布线本身的高频阻抗。因此，各种印制板布线要短而粗，线条要均匀；电源线、地线及印制导线在印制板上的排列要恰当，尽量做到短而直，以减小信号线与回线之间所形成的环路面积。第40页，共142页。第41页，共142页。第42页，共142页。第43页，共142页。第44页，共142页。第45页，共142页。线路板走线的电感L=0.002S(2.3lg(2S/W)+0.5HWSL=(L1L2-M2)/(L1+L2-2M)若：L1=L2L=(L1+M)/2MII第46页，共142页。7.5.2线条布设的20H3W原则

在多层PCB电磁兼容设计中，决定印制线条间的距离和PCB电源层与边沿的距离的有两个基本原则，一个是20-H原则，一个是3-W原则。20-H原则W.MichaelKing提出的，可以表述如下：所有的具有一定电压的PCB都会向空间辐射电磁能量，为减小这个效应，PCB的物理尺寸都应该比最靠近的接地板的物理尺寸小20H，其中H是两层PCB的间距。在一定频率下，两个金属板的边缘场会产生辐射。减小一块金属板的大小使其边界尺寸比另一个接地板小，就可以减小PCB的辐射；当尺寸小于10H时，辐射强度开始下降；当尺寸小于20H时，辐射强度下降百分之七十；当尺寸小于100H时，辐射强度下降百分之九十八。一般推荐一块金属板的边界尺寸比另一块接地板的尺寸小于20H，称为20-H原则。第47页，共142页。线路板边缘的一些问题关键线（时钟、射频等）产生较强辐射无地线电源层地线层20H第48页，共142页。采用了20-H原则之后，如果布线落在无铜面上时就要重新走线使之落在有实铜板的区域。采用20-H原则后，提高了PCB的自激频率。20-H原则决定了电源平面与最近的接地平面间的物理距离，这个距离包括铜皮厚，预填充和绝缘分离层。3-W原则：当两条印制线的间距比较小时，两线之间会发生电磁串扰，串音会使有关电路功能失常。为避免发生这种干扰影响，应保持任何线条间距不小于三倍的印制线条宽度，即不小于3W，W为印制线条的宽度。印制线条的宽度取决于线条阻抗的要求，太宽会减少布线的密度；太窄会影响传输到终端的信号的波形和强度。第49页，共142页。第50页，共142页。把3-W原则用于PCB边沿的线条时，要求印制线条的外边线到接地平面边线的距离大于W（≥1-W）。不要把3-W原则只用于时钟线条，差分对、ECL等等也是3-W原则对基本应用对象。电源噪声也将经过电容耦合或电感耦合的渠道耦合到印制线条中去，会引起数据错误。在I/O部分，由于有多种线条布线，而常常没有铜底板或邻近的金属平面，也需要采用3-W技术。差分对电路的线条，应当平行地布在布线层中，如果无法实现，也必须布在相邻的布线层。其他的线条与差分对电路的线条距离必须有3倍于对应线条宽度的距离。而且必须全程都如此。这有利于减小线条间的电磁干扰造成的抖动。第51页，共142页。第52页，共142页。7.5.3单层和双层PCB布线要求7.5.3.1概述单层和双层PCB上的RF电流返回路径，必须使用接地走线（保护电路）或0V电位的网格系统。接地走线或网格系统为RF电流提供了另一个迂回的返回路径。这个迂回的返回路径允许RF电流以低阻抗方式返回到它的源。在单层和双层的PCB上，任何器件都要有大量的局部滤波和去耦。用于关键信号线的附加的高频滤波必须直接连到器件上。第53页，共142页。7.5.3.2单面PCB布线要求

对于单面PCB来说，使用接地走线（保护电路），并使其在物理上尽可能靠近在高敏感信号走线旁。电源和接地返回电路必须彼此平行布线，在两个平行线和可能向配电系统注入开关能量的器件旁安装去耦电容。当提供网格电源和接地设计方法时，必须注意网格要尽可能多地连接在一起。通过把电源和返回路径平行布线，可以产生一个低阻抗小环路面积的传输线结构，这取决于在设计时如何来实现平行走向。如果走线与0V电位间的距离非常大，走线相对0V参考点能够产生足够的电流环路。当存在电源和接地网格时，在单面PCB的器件之间最佳的布线技术就是充分使用接地填充，作为替换的返回路径，来控制环路面积并减小RF返回电流线路的阻抗。这种接地填充必须在多个地方与0V电位参考点连接。第54页，共142页。7.5.3.3双面PCB布线要求

双层板可以将电源和地线线条布在顶层和底层两层上，由于有两层可以利用，因此布线比较容易而且能使回路面积尽可能地小。进行双层板设计时，最好的方法就是把它看成是两个单层板来进行设计。顶层和底层板都采用单层板的设计规则和设计技术进行设计。任何时候都要保证接地环路控制，同时，要为RF回流电流提供一个实际存在的线条。在双层板中，控制环路面积是关系信号质量和电磁干扰性能的关键。在部件布线的过程中，电源及其返回线路必须彼此平行走向。应该为高风险回路，如时钟以及类似回路，提供专用的回路，以减小环路结构及减小环路辐射和吸收电磁能量。对于双面PCB的布线，存在两种典型的实现方法来为RF电流提供替代返回路径：第55页，共142页。对称排列器件：

——电源走线布置在顶层（或底层），同时接地走线布置在相对的另一层；——所有相互连接都使用电镀的通孔链接；——在没有被用于电源接地或信号走线的区域必须用接地填充，为射频RF电流提供低阻抗接地路径；——用网格中全部环路面积上布置电源线和接地线，每个网格面积不能超过1.5in2(3.8cm2)，但更快的边缘时间则要更小的网格；——使电压和电路走线互相垂直；——为所有连接器件和每一个集成电路的电源和接地走线间安装去耦电容器；——信号线沿垂直、水平走线；第56页，共142页。非对称排列器件：

——这种布线设计常常用于低频模拟系统（小于1kHz）；——在同一布线层上以辐射方式布置所有的电源走线，使走线长度之和减小；——电源和接地线彼此靠近（平行）布线。可以减少高频开关噪声（进入器件内部）产生的环路电流，以免破坏其它电路或控制信号。当这些走线必须分开连接到去耦电容器上时，走线分开的距离才允许不大于任何一单独走线的宽度。信号流应该平行流过这些接地路径；——通过阻止树状的一个支路流到另一个支路上，防止环路电流。对高频应用，要控制所有信号线和返回电流路径的表面阻抗（Z）。当处于低频应用，取代阻抗控制的重点是考虑布线设计。通过不把器件连在一起，可以防止产生环路电流。第57页，共142页。7.6元器件布局的基本准则

在PCB设计中，元器件布局是一个重要的环节，布局结果的好坏将直接影响布线的效果，合理的元器件布局是PCB设计成功的第一步。元件在PCB上排列的位置要充分考虑抗电磁干扰问题，原则之一是各元件之间的引线要尽量短。在布局上，要把模拟信号部分，高速数字电路部分，噪声源部分（如继电器，大电流开关等）这三部分合理地分开，使相互间的信号耦合为最小。电路元件和信号通路的布局必须最大限度地减少无用信号的相互耦合。关键器件必须按照信号流向放置；以每个功能电路的核心元件为中心，围绕它来进行布局。如图8所示。元器件应均匀、整齐、紧凑地排列在PCB上．尽量减少和缩短各元器件之间的引线和连线长度。第58页，共142页。图8元器件布局示意图第59页，共142页。上升沿越陡高频越丰富第60页，共142页。时钟、电源时钟电路应位于接近地管脚（到芯片地）的位置，而不是在周围或接近I/O区域。如果传输线连接到子板、扁平电缆或远离主PCB板的周边设备上时，此传输线就必须在连接器处或边界外直接端接。而且必须是点到点的短接。用终端接线替代无端接的终端开路的时钟线会提高信号的质量。只有与时钟相关的印制线或频率生成电路可以放置在隔离开的时钟生成区域内。不允许有其他的线条在相邻的信号布线层“靠近或在时钟电路下面穿过”时钟电路区域。电源靠近电源模块输入口放置，减少内部连接线缆长度。第61页，共142页。电源线噪声的消除电源线电感储能电容这个环路尽量小第62页，共142页。图9晶振布局单板上高频辐射源不要靠近接口，不要靠近通风孔，以及电源输入线缆等。晶振必须直接安装在PCB板上，严禁使用插座！图9中方框标出的为产品晶振，在布局阶段考虑放置在单板的中间，不靠近接口等位置。第63页，共142页。7.7PCB的接地设计

7.7.1PCB接地的要求接地的要求如下：接地平面应是零电位，它作为系统中个电路任何位置所有电信号的公共电为参考点；理想的接地平面应是零电阻的实体，电流在接地平面中流过时应没有压降，即各接地点之间没有电位差；或者各接地点间的电压与线路中任何功能部分的电位比较均可忽略不计；良好的接地平面与布线间将有大的分布电容，而平面本身的引线电感将很小。理论上它必须能吸收所有信号，而使设备稳定地工作，接地平面应采用低阻抗材料制成，并且有足够的长度、宽度和厚度，以保证在所有频率上它的两边之间均呈现低阻抗。用于安装固定式装备的接地平面应由整块铜板或铜网组成；理想的接地，要求尽量减低多电路公共接地阻抗上所产生的干扰电压，同时还要尽量避免形成不必要的地回路。第64页，共142页。7.7.2PCB接地线的要求

7.7.2.1单层PCB的接地线在单层（单面）PCB中，接地线的宽度应尽可能的宽，且至少应为1.5mm(60mil)。由于在单层PCB上无法实现星形布线，因此跳线和地线宽度的改变应当保持为最低，否则将引起线路阻抗与电感的变化。7.7.2.2双层PCB的接地线在双层（双面）PCB中，对于数字电路优先使用地线栅格/点阵布线，这种布线方式可以减少接地阻抗、接地回路和信号环路。像在单层PCB中那样，地线和电源线的宽度最少应为。另外的一种布局是将接地层放在一边，信号和电源线放于另一边。在这种布置方式中将进一步减少接地回路和阻抗。此时，去耦电容可以放置在距离IC供电线和接地层之间尽可能近的地方。第65页，共142页。地线网格第66页，共142页。地线和电源线上的噪声Q1Q2Q3Q4R4R2R3R1VCC被驱动电路ICCI驱动I充电I放电IgVg第67页，共142页。电源线、地线噪声电压波形输出ICCVCCIgVg第68页，共142页。地线干扰对电路的影响1324寄生电容第69页，共142页。7.7.3PCB接地方式

PCB接地方式主要有浮地、单点接地、多点接地：浮地：使信号地与其它导体相隔离，包括系统的结构地。采用变压器隔离、光隔离和继电器隔离等方式。可以避免干扰信号进入信号电路，但容易产生静电荷堆积；单点接地：只有单点与地相接，可以消除信号地系统中的干扰电流闭合回路，使干扰电流的磁影响最小，但容易产生天线接受或发射效应；多点接地：可以消除地线上的高频驻波现象，但容易产生接地回路增加电磁耦合。第70页，共142页。图10接地方式

图10是三种接地方式的示意图，其中单点串联接地：最简单，但具有最大的干扰电平，低频时用（1M以下）；一点并联接地：接地导线长，难以保证接地的低阻抗，会产生明显的接地导线间的电磁耦合；多点接地：容易形成接地回路，接地回路面积大而引入很大的电感耦合型的干扰。(a)单点接地(b)一点并联(c)多点并联第71页，共142页。7.7.4正确选择单点接地与多点接地

PCB上的电源线和地线最重要。克服电磁干扰，最主要的手段就是接地。对于双面板，地线布置特别讲究，通过采用单点接地法，电源和地是从电源的两端接到PCB板上来的，电源一个接点，地一个接点。PCB上要有多个返回地线，这些都汇聚到回电源的那个接点上，就是所谓单点接地。所谓模拟地、数字地、大功率器件地开分，是指布线分开，而最后都汇集到这个接地点上来。与PCB以外的信号相连时，通常采用屏蔽电缆。对于高频和数字信号，屏蔽电缆两端都接地。低频模拟信号用的屏蔽电缆，一端接地为好。第72页，共142页。选择接地方式要从以下几个方面考虑：

在电路中，信号的工作频率小于1MHz，它的布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用单点接地；当信号工作频率大于10MHz时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就近多点接地；当工作频率在1~10MHz时，如果采用单点接地，其地线长度不应超过波长的1/20，否则应采用多点接地法。高频电路宜采用多点串联接地，地线应短而粗，高频元件周围尽量布置栅格状大面积接地铜箔。第73页，共142页。7.7.5典型接地实例及要点

图11中的（a）图的放大器，电流从负载回到电源。流动路径为Z1←Z2←Z3，在Z2上产生了一个电压，这个电压与信号源VS是串联的，当幅度和相位满足一定的条件时，电路会发生振荡。这就是一个共地阻抗耦合的例子。如果将电路的直流电源的接地点改一下，如（b）图，使电流流过Z4，就解决了这个问题。（a）非独立回路产生干扰（b）独立回路避免干扰图11地电流路径示例第74页，共142页。图12的（A）图中因为金属导电板有个缺口，使两芯片的回路面积变大，；（B）图将金属导电板的缺口处良好的导电连接，使回路面积变小。图12地线环路示例第75页，共142页。图13中，微处理器68HCII的2MHzE时钟信号送到74HC00，74HC00的另一个输出送回到微处理器的一个输入端。两个芯片的距离较近，可以使连接线尽量短。但它们的地线连到了一根长地线的相反的两端，结果使2MHz时钟信号的回流绕了PCB整整一周，其环路面积实际是线路板的面积！如果从A到B两点连接一根短线，2MHz时钟的谐波辐射可以减少15~20dB，如果使用地线网格，可以进一步使辐射降低。图13地线环路示例第76页，共142页。单层或双层板如何减小环路的面积第77页，共142页。不良布线举例68HC1174HC00AB连接A、BE时钟第78页，共142页。随便设置的地线没有用第79页，共142页。多层板能减小辐射信号1电源层地线层信号2低频高频DC~0.51101001G110地线面的阻抗，m/平方地线面具有很小的地线阻抗第80页，共142页。7.8时钟电路的电磁兼容设计

7.8.1概述时钟电路在数字电路中占有重要地位，对实现数字电路功能起决定作用。同时，时钟电路也是产生电磁辐射的主要来源。时钟电路设计质量是保证达到整机辐射指标的关键。时钟电路设计中主要考虑的问题有：阻抗控制、传输延迟、印制线条上接入容性负载的影响、时钟区与其他功能区的隔离、同层板中时钟线条屏蔽等问题。第81页，共142页。电路中的强辐射信号11010010001101001000dBV/mdBV/m所有电路加电工作只有时钟电路加电工作第82页，共142页。时钟电路布线方法通常时钟线都应当只安排在同一个层面或安排在由一个镜像平面分开的相邻两个层面上。时钟电路布线的任务是：确定线条的布线层；设计不同层间的跳线部位；设计线条阻抗和终端匹配电路。确定线条的布线层由于时钟传输线是电路中的主要干扰来源，设计时要尽量使时钟线布线层靠近实心的镜像平面。同时，要控制线条阻抗使之尽量与时钟源的输出阻抗匹配，并且要尽量缩短线条长度。时钟板一定要选择多层板(也可局部)，尽量不要把时钟布线层安排在底层，不要把时钟布线层放在接地和电源层之下。时钟电路严禁采用自动布线器，必须手动进行布线。第83页，共142页。7.8.2.2设计不同层间的跳线部位时钟布线或射频信号布线，常常采用垂直跳线引到布线层，然后经过同一引线到另一布线层面，这样就一步一步地将时钟信号由源引到负载。为减小由于时钟布线产生电磁干扰和串音，布线时应遵守下述原则：所有时钟和高频信号应尽量放在一个布线层内。时钟的X方向和Y方向的布线都放在同一层内；要把实体接地平面安排在时钟布线层附近，以便加强实体接地平面的电磁镜像作用，避免因跳线而产生的不连续性；如果时钟或高频信号线条必须在布线层中使用层间跳线时，应设计相邻的接地跳线。第84页，共142页。7.8.3减小时钟电路辐射的方法在PCB中布置时钟电路时，要考虑以下几个方面：时钟电路应位于底板或接地板的中心位置，而不要放在仪表或输入/输出端附近；如果时钟信号需要由主板引出并送到子板去，则时钟线应布置在远离其它引线处并直接接到连接器上去，最好是采用点到点的矢径连接方式；在连接器处要进行终端匹配，否则时钟线条会由于处在开路状态而构成为单极天线；振荡器或晶体要直接连接到PCB上去而不要采用插座方式。插座会增大引线长度，而且还会既向内部又向外部辐射能量，会增大电磁干扰水平；在临近布线层的其他印制线，不要靠近、直接布在时钟线下或经过时钟振荡器区(通常定为禁止布线区)。在必须穿过时，要加法拉第笼进行屏蔽；第85页，共142页。5MHz以上的时钟振荡器要用成品振荡器，而不能采用分立的元件和晶体搭成振荡电路。7.8.4振荡器电路示例图

图14中的(a)图和(b)图是两种不同的滤波模型的+5V供电的TTL/CMOS电路；(c)图是-5V供电的ECL电路（RLC滤波器）；(d)图是+5V供电的ECL电路（磁环和电管）。第86页，共142页。图14振荡电路示例

(b)(c)(d)图14振荡电路示例第87页，共142页。7.8.5时钟信号的匹配

图15为两种不同的时钟信号布线图，其中(A)图为时钟信号的不良布线（时钟信号的顺序链）；

(B)图为带串联负载的时钟信号最佳布线。(a)图为时钟信号的不良布线(b)图为时钟信号的最佳布线第88页，共142页。7.9PCB匹配终端终端匹配不仅使走线阻抗匹配，并且消除或减少衰减震荡及反射，图16列举常用的终端形式。是否需要终端，其中最重要的是实际是否存在电气长布线。当印制线是电气长的，或超过信号边沿转换时间的电气长度的六分之一时，印制线就需要终端。如果负载是容性的或高感性的，为消除振铃甚至在印制线是电气短时就需要终端。

串联电阻并联电阻戴维宁网络RC网络二极管网络图16常用终端方法第89页，共142页。串联电阻：——串联终端对点到点的走线（只有一个负载）路径最佳；——可提供缓慢的上升时间，减小地地位波动,降低过冲，有效的控制电磁辐射；——增加了线路的延迟时间。并联电阻：——该电阻必须等于线条的波阻抗的阻值

R=Z0

；——电阻的另一端通常接到地上其值一般在50～150Ω；——消耗能量；——很少用于TTL和COMS设计；——并联端接匹配对具有快速时钟/脉冲的总线非常合适。

第90页，共142页。戴维宁网络：——在TTL逻辑电路中使用最好；——其电阻取值为R=2Z0。但是如果使用在即有CMOS又有TTL元件的电路时要特别注意,因为开关电压应当是相对器件输入电压的,不恰当的阻值能影响元件动作阈值；——功耗比较高；——会引起不可靠的操作；RC网络——RC网络可提供好的信号质量，但其代价是增加元件；——在TTL和CMOS两种系统中都是很好的终端方法电阻能匹配线条阻抗，电容能保持元件的直流电压水平信号线会受到很小的延迟；——要注意使电阻和电容构成的RC网络的时间常数要比传播到负载的延迟时间的2倍要大些；——RC网络在总线设计中有很好的应用。第91页，共142页。二极管网络——用于差分或对称网络的情况；——二极管用于限制线上的过冲并保证电路的低功耗，但是二极管网络的主要缺点是对高速信号的频率响应不好，二极管处会发生抖动。第92页，共142页。7.10低噪声与电磁干扰设计的一般准则

低噪声与电磁干扰的一般准则如下：能用低速芯片就不用高速的，高速芯片用在关键地方；可用串一个电阻的办法，降低控制电路上下沿跳变速率；尽量为继电器等提供某种形式的阻尼；使用满足系统要求的最低频率时钟；时钟产生器尽量靠近到用该时钟的器件。石英晶体振荡器外壳要接地；用地线将时钟区圈起来，时钟线尽量短；第93页，共142页。I/O驱动电路尽量靠近印刷板边，让其尽快离开印刷板。对进入印制板的信号要加滤波，从高噪声区来的信号也要加滤波，同时用串终端电阻的办法，减小信号反射；MCD无用端要接高，或接地，或定义成输出端，集成电路上该接电源地的端都要接，不要悬空；闲置不用的门电路输入端不要悬空，闲置不用的运放正输入端接地，负输入端接输出端；印制板尽量使用45度折线而不用90度折线布线以减小高频信号对外的发射与耦合；印制板按频率和电流开关特性分区，噪声元件与非噪声元件要距离再远一些；第94页，共142页。单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗，经济上若能承受的话，用多层板以减小电源，地的容性电感；时钟、总线、片选信号要远离I/O线和接插件；模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟；对A/D类器件，数字部分与模拟部分宁可统一也不要交叉；时钟线垂直于I/O线比平行I/O线干扰小，时钟元件引脚远离I/O电缆；元件引脚尽量短，去耦电容引脚尽量短；第95页，共142页。当存在电源和接地网格时，在单面PCB的器件之间最佳的布线技术就是充分使用接地填充，作为替换的返回路径，来控制环路面积并减小RF返回电流线路的阻抗。不要用长的、非屏蔽的信号线。——在没有被用于电源接地或信号走线的区域必须用接地填充，为射频RF电流提供低阻抗接地路径；第79页，共142页。高频电路宜采用多点串联接地，地线应短而粗，高频元件周围尽量布置栅格状大面积接地铜箔。时钟的X方向和Y方向的布线都放在同一层内；模拟器件的敏感度特性取决于灵敏度和带宽；第38页，共142页。安装在插座上（更糟的是，插座本身有电池）的可编程只读存储器（PROM）的发射及敏感特性经常会使一个本来良好的设计变坏。通常时钟线都应当只安排在同一个层面或安排在由一个镜像平面分开的相邻两个层面上。对于双面板，地线布置特别讲究，通过采用单点接地法，电源和地是从电源的两端接到PCB板上来的，电源一个接点，地一个接点。旁路电容的主要作用是产生一个交流分路，从而消去进入易感区的那些不需要的能量。关键的线要尽量粗，并在两边加上保护地。高速线要短、直；对噪声敏感的线不要与大电流，高速开关线平行；石英晶体以及对噪声敏感的器件下面不要走线；弱信号电路，低频电路周围不要形成电流环路；任何信号都不要形成环路，如不可避免，让环路区尽量小；每个集成电路都要加一个去耦电容。每个电解电容边上都要加一个小的高频旁路电容；用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电容时，外壳要接地。第96页，共142页。不同逻辑电路为了满足EMI指标要求

所允许的环路面积仅代表了一个环路的辐射情况，若有N个环路辐射，乘以

N。因此，可能时，分散时钟频率。第97页，共142页。如何减小差模辐射？E=2.6IAf2/D低通滤波器布线第98页，共142页。电流回路的阻抗~LRIZ=R+jLL=/I

A~第99页，共142页。地线面上的缝隙的影响模拟地数字地A/D变换器

L75mm25mmL:0~10cmVAB:15~75mVAB第100页，共142页。扁平电缆的使用地线一部分信号回流经过ABCDABCD最好较好差较好，但端接困难扁平电缆这两处都有地线第101页，共142页。注意隐蔽的辐射环路电源/地线信号线电源/地线信号线电源信号线+电源+地线电源/地线电源第102页，共142页。环路对消概念减小辐射第103页，共142页。时钟线避免换层？第104页，共142页。7.11其他设计技术7.11.1控制来自电源的噪声电源在向系统提供能源的同时，也将其噪声加到所供电的电源上。电路中微控制器的复位线，中断线，以及其它一些控制线最容易受外界噪声的干扰。电网上的强干扰通过电源进入电路，即使电池供电的系统，电池本身也有高频噪声。模拟电路中的模拟信号更经受不住来自电源的干扰。第105页，共142页。电源解耦电容的正确布置尽量使电源线与地线靠近第106页，共142页。

解耦电容的选择C=dIdtdVZf1/2LC各参数含义：在时间dt内，电源线上出现了瞬间电流dI，dI导致了电源线上出现电压跌落dV。第107页，共142页。增强解耦效果的方法电源地铁氧体注意铁氧体安装的位置接地线面细线粗线用铁氧体增加电源端阻抗用细线增加电源端阻抗第108页，共142页。多个电容并联加强解耦效果第109页，共142页。在实际的PCB板设计中，只靠电源层并不能消除电源的电路噪声，控制电源噪声的设计要求有以下几点：在PCB板的电源接入端放置一个1μF~10μF的电容，滤除低频噪声；在PCB板上每个元器件的电源与地线之间放置一个的电容，滤除高频噪声；注意PCB板上的通孔，PCB板上的通孔使得电源层上需要刻蚀开口以留出空间给通孔通过；第110页，共142页。连接线需要足够多的地线，每一信号需要有自己的专有的信号回路，而且信号和回路的环路面积尽可能小，信号与回路要尽量并行；模拟与数字电源的供电电源要分开，在电源的入口处（即印制板的I/O口）才连接在一起；避免分开的电源在不同层间重叠，在设计PCB板时应尽量把分开的电源实行错位，否则电路噪声很容易通过寄生电容耦合过去；对敏感元件，如DAC、ADC、PLL等，要进行隔离。第111页，共142页。7.11.2减小信号传输中的畸变

微控制器主要采用高速CMOS技术制造。信号输入端静态输入电流在1mA左右，输入电容10pF左右，输入阻抗相当高，高速CMOS电路的输出端都有相当的带载能力，即相当大的输出值，将一个门的输出端通过一段很长的线引到输入阻抗相当高的输入端，反射问题就很严重，它会引起信号畸变，增加系统噪声。当Tpd＞Tr时，就成了一个传输线问题，必须考虑信号反射，阻抗匹配等问题。第112页，共142页。信号在印制板上的延迟时间与引线的特性阻抗有关，即与PCB板材料的介电常数有关。可以粗略地认为，信号在印制板引线的传输速度，约为光速的1/3到1/2之间。微控制器构成的系统中常用逻辑元件的Tr（标准延迟时间）为3到18ns之间。在PCB板上，信号的引线越短越好，最长不宜超过25cm。而且过孔数目也应尽量少，最好不多于2个。注意减小信号线间的交叉干扰。当信号的上升时间快于信号延迟时间，就要按照快电子学处理。此时要考虑传输线的阻抗匹配，对于一块PCB板上的集成块之间的信号传输，要避免出现Td＞Trd的情况，PCB板越大，系统的速度就越不能太快。第113页，共142页。7.11.3注意印刷线板与元器件的高频特性

在高频情况下，PCB板上的引线、过孔，电阻、电容、接插件的分布电感与电容等不可忽略。尤其对电容的分布电感不可忽略，电感的分布电容不可忽略。电阻产生对高频信号的反射，引线的分布电容会起作用，当长度大于噪声频率相应波长的1/20时，就产生天线效应，噪声通过引线向外发射：PCB板的过孔大约引起的电容；一个集成电路本身的封装材料引入2～6pF电容；一个线路板上的接插件，有520nH的分布电感。一个双列直插的24引脚集成电路插座，引入4～18nH的分布电感。这些小的分布参数对于这些较低频率下的微控制器系统是可以忽略不计的；而对于高速系统必须予以特别注意。第114页，共142页。怎样减小共模辐射

E=1.26

ILf/D共模滤波共模扼流圈减小共模电压使用尽量短的电缆共模滤波电缆屏蔽第115页，共142页。平衡接口电路+Vcc-Vcc+V-VZ0/2Z0/2第116页，共142页。增加共模回路的阻抗PCBPCB共模回路改善量=20lg(E1/E2)=20lg(ICM1/ICM2)=20lg[(VCM/ZCM1)/(VCM/ZCM2)]=20lg(ZCM2/ZCM1)

=20lg(1+ZL/ZCM1

)dB第117页，共142页。I/O接口布线的一些要点干净区域滤波电容电源线连接地线连接信号滤波器隔离变压器/光耦隔离器桥壕沟时钟电路、高速电路第118页，共142页。滤波器电容量的选择R负载R源电容合适电容过大

低速接口10~100kB/s

高速接口

2MB/s低速CMOSTTL上升时间tr0.5~1s50ns100ns10ns带宽BW320kHz6MHz3.2MHz32MHz总阻抗R120

100

300

100~150

最大电容C2400pF150pF100pF30pF第119页，共142页。7.11.4去耦、隔离设计技术

7.11.4.1去耦消除公共阻抗耦合有害影响的措施是去耦。去耦滤波器的关键元件是引线尽可能短的高频电容器。好的高频去耦电容可以去除高到1GHz的高频成份。陶瓷片电容或多层陶瓷电容的高频特性较好。设计PCB板时，每个集成电路的电源，地之间都要加一个去耦电容。去耦电容有两个作用：一方面是本集成电路的蓄能电容，提供和吸收该集成电路开门关门瞬间的充放电能；另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容为，该去耦电容有5nH分布电感，它的并行共振频率大约在7MHz左右，也就是说对于10MHz以下的噪声有较好的去耦作用，但对40MHz以上的噪声几乎不起作用。1μF，10μF电容，并行共振频率在20MHz以上，去除高频率噪声的效果要好一些。第120页，共142页。在电源进入印刷板的地方安装一个1μF或10μF的去高频电容往往是有利的，即使是用电池供电的系统也需要这种电容。每10片左右的集成电路要加一片充放电电容，或称为蓄放电容，电容大小可选10μF。最好不用电解电容，电解电容是两层薄膜卷起来的，这种卷起来的结构在高频时表现为电感，最好使用钽电容或聚碳酸酝电容。去耦电容值的选取并不严格，可按C=1/f计算；即10MHz取，对微控制器构成的系统，取～之间都可以。第121页，共142页。7.11.4.2隔离

隔离应注意以下各项：应注意地环路形成的共模骚扰；隔离变压器切断地环路，最适用于信号不含直流分量时。宽带信号不宜用它。非理想的变压器在初级和次级之间存在分布电容，该分布电容允许骚扰经变压器进行耦合，因而该分布电容的大小直接影响它的高频隔离性能。也就是说，该分布电容为信号进人电网提供了通道。所以在选择变压器时，必须考虑分布电容的大小。在使用变压器时，必须加静电屏蔽（法拉第屏蔽）并接地，这样可以减小分布参数，因为静电屏蔽破坏了初、次级间的直接耦合，因而也就能降低传导骚扰；第122页，共142页。为了更好地降低分布电容，提高开关变压器的共模抑制性能，可采用三层屏蔽：第一层屏蔽连接到初级的电位端；第二层屏蔽连接到次级的低电位端；中心法拉第屏蔽连接到变压器的外壳及安全地；光电耦合器隔离法：因信号的输入和输出线性关系差，不宜直接用于模拟信号，但最适于传输数字信号。用光脉宽调制法，就能传输含直流分量的模拟信号，而且有优良的线性效果。第123页，共142页。7.11.5慎用IC插座IC插座对EMC很不利，建议直接在PCB上焊接表贴芯片，具有较短引线和体积较小的IC芯片则更好，BGA及类似芯片封装的IC在目前是最好的选择。安装在插座上（更糟的是，插座本身有电池）的可编程只读存储器（PROM）的发射及敏感特性经常会使一个本来良好的设计变坏。因此，应该采用直接焊接到电路板上的表贴可编程储存器。带有ZIF座和在处理器（能方便升级）上用弹簧安装散热片的母板，需要额外的滤波和屏蔽，即使如此，选择内部引线最短的表贴ZIF座也是有好处的。第124页，共142页。7.11.6数字电路的控制

数字电路是一种最常见的宽带骚扰源，而瞬态地电流和瞬态负载电流是传导骚扰和辐射骚扰的初始源，必须通过PCB板设计予以减小。当数字电路工作时，其内部的门电路将发生高低电压之间的转换，在转换的过程中，随着导通和截止状态的变换，会有电流从电源流入电路，或从电路流入地线，从而使电源线或地线上的电流产生不平衡而发生变化，这就是瞬态地电流，亦称ΔI噪声电流。由于电源线和地线存在一定电阻和电感，其阻抗是不可忽略的，ΔI噪声电流将通过阻抗引发电源电压的波动，即ΔI噪声电压，严重时将干扰其它电路或芯片的工作。为此，应尽量减小印制板地线和电源线的引线电感，如果使用多层板中的一层作为电源层，另选合适的一层作为接地层，ΔI噪声电压将减至最小。第125页，共142页。例如，当脉冲电流的变化为30mA，前后沿为3ns，则噪声带宽可达100MHz，对于长为100mm，宽为1mm，厚为的地线，其阻抗可达，ΔI限声电压为；若采用多层板的接地层，阻抗仅为，ΔI噪声电压可降至100μV，对其它电路或芯片的工作几乎不发生影响。当然，如果在印制板上安装去耦电容来提供一个电流源，以补偿数字电路工作时所产生的ΔI噪声电流，将会取得更好的效果。第126页，共142页。数字电路工作在脉冲状态，其高频分量可延伸到数百兆赫以上。另一方面，外来骚扰脉冲很容易使数字电路误触发。所以，数字电路既是骚扰源，又容易受到骚扰。选用较低的脉冲重复频率和较慢的上升／下降沿，将降低数字电路产生的电磁骚扰。由于只有当骚扰脉冲的强度超过一定容许程度后，才能使数字电路误触发，这种“容许程度”就是敏感度门限，包括直流噪声容限、交流噪声容限和噪声能量容限。CMOS和HTL电路具有效高的噪声容限，应优选使用。第127页，共142页。数字和模拟设备的发射和敏感特性不同，一般不能用对数字信号滤波的方法来实现模拟电路的电磁兼容。例如，模拟电路通常产生窄带骚扰，并常常对连续波骚扰敏感；数字电路常常产生宽带骚扰，并对尖峰脉冲骚扰敏感。控制数字电路的发射和敏感所采用的屏蔽、滤波的范围和程度要根据数字电路单元的性能、电路元器件的速率来决定。数字系统误动作的重要原因中，绝大多数起因于机壳地、信号地的电位波动。集成电路0V端电位发生变化时，它的工作状态便不稳定，从而影响下一级输入端状况，下一级也会不稳定。0V端电位的变化是接地线本身有电感和直流电阻所致：第128页，共142页。须选择电路功能允许的最慢的上升时间和下降时间，以限制产生不必要的高频分量；避免产生和使用不必要的高逻辑电平，如能用5V电平的就不要用12V电平；时钟频率应在工作允许的条件下选用最低的；要防止数据脉冲通过滤波和二次稳压电源耦合到直流电源总线上去。数字电路的输入、输出线不要紧靠时钟或振荡器线、电源线等电磁热线，也不要紧靠复位线、中断线、控制线等脆弱信号线；第129页，共142页。只要可能，就应在低阻抗点上连接数字电路的输入和输出端，或用阻抗变换缓冲级；要严格限制脉冲波形的尖峰、过冲和阻尼振荡；若用脉冲变压器，应是有屏蔽的；必须对电源线、控制线去耦，以防止外部骚扰进入；不要用长的、非屏蔽的信号线。印制线长度达每ns上升时间大约5cm就要考虑匹配端接；应注意光电隔离器对差模骚扰有抑制效果，而对共模骚扰却没有明显作用；印制导线的电感分量在产生公共阻抗耦合方面起着主导作用。电源线，尤其地线要尽量粗、短；第130页，共142页。对有暂态陡峭电源电流的器件和易受电源噪声影响的器件，要在其近旁接入高频特性好的电容器去耦；在每个印制板电源入口处装1个LCL形T型滤波器防止来自电源的冲击输入；用屏蔽网（编织带）和铁氧体夹卡改善扁平电缆的抗骚扰性能；从两层PCB板改为多层PCB板，很容易使发射和抗扰度性能提高10倍；“五—五”规则可以帮助你决策。即时钟频率大于5MHz或者脉冲上升时间小于5ns，宜于选择多层电路板；用手工布关键线（时钟、高速重复控制信号、复位线、中继线、I/O线等）。若用自动布线必须仔细检查和修改违反EMI控制的地方。第131页，共142页。7.11.7瞬态控制

瞬态负载电流是由于门电路驱动线对地电容和门电路输入电容在数字电路转换时所产生的瞬变电流。驱动线对地电容在单面板条件下为～／cm，多层板为～1pF／cm。瞬态负载电流与瞬态地电流复合后构成传导骚扰和辐射骚扰。所以应尽量缩短驱动线的长度和选用单门输入电容小的门电路。第132页，共142页。7.11.8差模和共摸辐射的控制

为了控制PCB板的差模辐射，应将信号和回线紧靠在一起，减小信号路径形成的环路面积。因为信号环路的作用就相当于辐射或接收磁场的环天线。共模辐射是由于接地面存在地电位造成的，这个地电位就是共模电压。当连接外部电缆时，电缆被共模电压激励形成共模辐射。控制共模辐射，首先要减小共模电压，例如采用地线网络或接地平面，合理选择接地点；其次可采用板上滤波器或滤波器连接器滤除共模电流；也