1.写出下列常用电子工程术语的中文名称

--PAGE10/硬件电路设置看门狗定时器的目的是 中断向量表中存储的内容是 中断服务程序的开头一般进行的操作是 中断服务程序结束前一般进行的操作是 列举你知道的几种电容：比如铝电解电容、、、、74L373被称为透明锁存器“透明”一词的含义是指 Flash存储器的写寿命大约 万次左右C语言中，do{}while()和while() }语法的区别是 C语言中，如果申明charp[3][]={"Basic","Fortran","Pascal"};则 CStaticStaticStatic量 中生成看门狗定时器：为了程序安全性（即有时候又问题怕陷入死循环）.中断向量表中存储的内容是：就51来多里面只有2个字节吧存储不了多少东西所以应该是一个指令吧跳到中断处理程序！6.74L3737.Flash存储器的写寿命大约 好像是1百万次左右。吧没考虑C语言中，do{}while()和while(){}语法的区别是 一个是先执行在判但一个是先判断在循环9.C语言中，如果申明charp[3][]={"Basic","Fortran","Pascal"};则 0吧一个ASCLL占一个字节吧 Setup和HoldupD2你知道那些常用逻辑电平？TTLCOMS2VHDLVERILOG、ABLE8D3EDA（PROTEL）进行设计（1，用逻辑们和cmosmuxinvregsetup,holddelaySetup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数holdtime数据同样不能被打入触发器。4.如何解决亚稳态verilog/vhdlfifoverilog/vddlstream2，信威dsp软件面试题～的一种DSP结构图DSPDSP（或者说出他们的区别用Q15表示出0.5和－0.5mos第三题：名词IRQ,BIOS,USB,VHDL,SDR第四题：unix命令cpr,DDverilog第七题：WhatisPC1，2，55名词4晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周 RS232cTTLVCODD4一、研发（软件CC（1）ddsram，falshmemory，dramir，firf)画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器3EDA（PROTEL）进行设计（图）3Setup/holdtime沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数holdtime6.用verilog/vhdlstreamDSPDSPDSPDSP（或者说出他们的区别请写出【－8，7Q150.5mos第四题：unix命令cp-r,rm,unameD1，2，55 6.晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12 8.RS232c高电平脉冲对应的TTL逻辑是?(负逻辑9.延时问题,判错10.史密斯特电路,求回差电压11.VCO12.用D13（1）dd（2）（3）sram，falshmemory，dram的区别？（4）iir，fir（5）冒泡排序的原理（6）操作系统的功能（7）波形变换题 741614.MCS-51MULMOVMOVMOVC@ALJMP#1000H5.MCS-5112MhzT01(16p1.0的输出频率MOVSETBTR0LOOP:MOVTH0,#0B1HMOVTL0,#0E0HLOOP1:JNBTF0,LOOP1CLRTR0CPLP1.0SJMPLOOP同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时DLatch。时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而IntelPenm4不用oc（线或则是下拉电阻）7setupholdtimeviolation（VIA2003.11.06上海笔试试题Setup/holdtime到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据holdtimetimeDFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持10、你知道那些常用逻辑电平？TTLCOMS？（汉王笔试LogicLogicSignalingLogicBTL（BackplaneTransceiverLogic）ETL（enhancedtransceiverlogic）GTLP（GunningTransceiverLogicPlus）RS232、RS422、RS485（12V，5V3.3V）TTLCMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。cmos:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.ttl的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.cmosttl;加上拉电阻后,ttl1TTLCOMSTTLCOMS（3.5V，TTL2、OC1k10kOC1OC（例如控制一个LED）OCOCd12、IC（南山之桥作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。13、MOORE与MEELEY（南山之桥Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化.Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这FIFO,双口RAM，握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在222d212FIFOClockDomainLockupLatch以确保Timing15regsetup,holddelay（飞利浦－大唐笔试hold<Delay<period-16T,D1T1max，T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3（华为）17Tsetup,Tdelay,Tck->q,还有clockdelay,写出决定最大时钟的因素，（威盛VIA2003.11.06上海笔试试题）（TcoTdelayTsetup）假设数据DQTcoTdelay到达的第二个触发器的D端，要想时钟能在第二个触发器再次被稳定的锁入触发器，则时钟的延迟不能晚于Tco+Tdelay+Tsetup（Tdelay）由以上分析可知：最小时钟周期：T=Tco+Tdelay+Tsetup最快时钟频率F1/TPLD软件也正是通过这个公式来计算系统运行速度Fmax注：在这个逻辑图中有个参数：Tpd,即时钟的延时参数，我们在刚才做时间分析的时候，没有提这个参（PLDTpd0，。所以如果考虑到时钟的延时，精确的公式应该是T=Tco+Tdelay+Tsetup-Tpd。当然以上全部分析的都是器件内部的运行速度，如果考虑芯片I/O由于Tco、Tsetup是由具体的器件和工艺决定的，我们设计电路时只可以改变Tdelay。所以缩短触发器（3（pipelining）5Tpd，D2D26所示。这时即T－（Tpd+T－Tco-T2min）>＝T4即Tco＋T2min-Tpd＝00Tco＋T2min>T4，但是在实际的应用中由于T2的延时也就是线路的延时远远大于触发器的保持时间即T4所以18（VIA2003.11.06上海笔试试题19Mux,timing（是指那些延迟大于相应周期时间的路径，消除关键路径的延迟要从消减路径中的各部分延迟入手 采用了这23F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)（威盛）AC+B/C+/A/BD00011110 121315 111、ASICflow写出几个流程,并用2-32-3EDA 64、时间pi*R/V1< 7、6PCB1、数制转换（EB）16= ）10＝ 2、卡诺图化简3、j、k触发器画输出4、4－16译码器5、买饮料问题，输入5角，1元两种，饮料1.5，要 616727verilog编程60进制计数器BCD55、Howmanyflip-flopcircuitsareneededtodivideby (Intel)16分频56、用filp-floplogic-gate设计一个1位加法器，输入carryincurrent-stage，carryoutnext-stage.（未知）58NJohnsonCounter,N=5（南山之桥597，15？（仕兰微电子60Verilog/VHDL，63D2Verilog描述？（汉王笔试moduledivide2(clk,clk_o,reset); clk,reset; wirein;regoutalways@(posedgeclkorposedgereset)if(reset)out<=0;out<=in;assignin=~out;assignclk_o=out;64、可编程逻辑器件在现代电子设计中越来越重要，请问：a)你所知道的可编程逻辑器件有哪些？b)试用VHDLVERILOG、ABLE8D（汉王笔试）moduledff8(clk,reset,d,q); regq;always@(posedgeclkorposedgereset)q<=q<=d;66VERILOGVHDL10（未知67VERILOGVHDLglitch（未知）68、一个状态机的题目用verilog实现701，2，55（扬智电子笔试71设计一个自动售货机系统卖soda水的只能投进三种硬币要正确的找回钱数。 限状态机；（2）用verilog编程，语法要符合fpga设计的要求（未知）7210510：（1）画出fsm（有限状态机；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x4输入信号。y3~5v78、sram，falshmemory，dram？（新太硬件面试79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9－14b)，问你有什么办法提高refreshtime，总共有5（降低温度，增大电容存储容量（Infineon）压控振荡器的英文缩写(VCO)。 动态随机存储器的英文缩写(DR。名词解释，无聊的外文缩写罢了，比如PCI、CC、DDR、t、piee、IRQ,BIOS,USB,VHDL,VLSIVCORAMFIRIIRDFT( 3（未知）4（仕兰微电子5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈；负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自（10YY-,求共模分量和差模分量。11（凹凸1310（未知14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路，并求输出端某点 rise/fall时间15RCRCCR上电压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当RC<<>17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、带通、高通滤波器19CMOSP管还是N20mos5(Infineon2225LC（仕26、VCO（华为面试题）27、锁相环有哪几部分组成？（仕兰微电子30RF（未知T32（未知）33、DACADC？（仕兰微电子34、A/D（未知23F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)（威盛24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSand26PN？（仕兰微电子28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)。（威盛笔试题circuit29NOT,NAND,NORtransistorlevel（Infineon）30CMOStow-to-onemuxgate（VIA2003.11.06上海笔试试题）32Y=A*B+Ccmos（科广试题）33cmosab+cd（飞利浦－大唐F(x,y,z)=xz+yz36f=xxxx+xxxx+xxxxx+xxxx（实际上就是化简。37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。D么 答案：NAND（未知42、A,B,C,D,EF（A,B,C,D,E10多，那么F为1，否则F为0（未知）45D（威盛）46DFFverilog47CMOSD（未知49、简述latch和filp-flop的异同（未知）50、LATCH和DFF的概念和区别（未知）55、Howmanyflip-flopcircuitsareneededtodivideby16? (Intel)16分频？56、用filp-floplogic-gate设计一个1位加法器，输入carryincurrent-stage，输出carryoutnext-stage.（未知60Verilog/VHDL，如设计计数器。62、写异步D触发器的verilogmodule（扬智电子笔试）moduledff8(clk,reset,d,q); [7:0]d;output[7:0] [7:0]always@(posedgeclkorposedgereset)q<=q<=d;80、PleasedrawschematicofacommonSRAMcellwith6transistors,pointout whichnodescanstoredataandwhichnodeiswordlinecontrol?circuitdesign-beijing-1epromrom2:请描叙bootloader的主要功能和执行流程3:4:列出linux5:将变量aa31a3IC（流程、工艺、版图、器件2、FPGAASIC（未知）答案：FPGA是可编程ASIC。门阵列等其它ASIC(ApplicationSpecificIC)相比，它们又具有设计开发周期短、设计3OTP45、描述你对集成电路设计流程的认识。6FPGA7、ICeda8RTLsynthesistapeoutflowtool.（未知）9、Asic的designflow。10、写出asic（威盛）IC1.）代码输入（design用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 图形输入 viewlogic(viewdraw)2.）电路仿真（circuitsimulation)vhd VHDL: NC-vhdl ***ANTIHSpicepspice，spectremicromicrowave: eesoft:hp3.）逻辑综合（synthesistools)vhd中所没有考虑的门沿（gatesdelay）反标到生成的门级网表中,返回电路仿真阶段进行再18CMOS？（仕兰微面试题目19latch-upAntennaeffect.20Latchup?（科广试题）21、什么叫窄沟效应?（科广试题）22NMOS、PMOS、CMOS？PNP、NPN？23COMSNPN，N24CMOSCROSS-OVER（应该是纵剖面图，给出所有可能的传输特性和转（Infineon笔试试题）25interverNCMOSprocess（科广试题）26、Pleaseexplainhowwedescribetheresistanceinsemiconductor.Comparetheresistanceofametal,polyanddiffusionintranditionalCMOSprocess.27mos28p-bulk的nmos（凹凸的题目和面试30ic（未知）IC设计的话需要熟悉的软件:Cadence,Synopsys,Avant，UNIX4、拉氏变换与Z变换公式等类似东西，随便翻翻书把如.h(n)=-a*h(n-1)+b*δ(n) a.求h(n)的z变换；b.问该系统是否为稳定系统；c.写出FIR数字滤波器的差分方程；（未知）9、DSP的结构（哈佛结构；（未知）（Vxworks,ucos,winCE,linux统方面偏CS方向了，在CS篇里面讲了；（未知）11LDO12、某程序在一个嵌入式系统（200MCPU，50MSDRAM）中已经最优化了，换到零一个系统（300MCPU，50MSDRAM）中是否还需要优化？（Intel）13HUFFMAN（仕兰微面试题目14OSI（任意四层（仕兰微面试题目16、那种排序方法最快?（华为面试题）17、写出两个排序算法,问哪个好？（威盛18n（Infineon19n（VIA2003.11.06上海笔试试题20CN！；（华为面试题21C；（华为面试题22、防火墙是怎么实现的？（华为面试题274方形围栏的桩子的个数一样但是小于36，问有多少羊？（威盛）28、Ccell.vbt)（2003.11.06上海笔试试题29C30perlTCL/Tk（未知32DOS（未知34、Whatispre-emption35、Whatisthestateofaprocessifaresourceisnotavailable?36、三个floata,b,c;问值（a+b）+c==(b+a)+c，(a+b)+c==(a+c)+b。(Intel) 38、x^4+a*x^3+x^2+c*x+d最少需要做几次乘法？Tcpip分哪四层应用层 主机到主机网络层接口层 主机号各位全为1的网间地址用于什么广播Ping发出的是什么报文ICMP请求报文 Lanswitch在网络层次模型中的地位，就是哪一层数据链路层 现实当前目录下的文件列表命令为ll或者list–a list-a好了小于多少的Tcpucp端口号已保留与现有服务一一对应1024arp协议的作 正向地址解析即将IP地址转换成MAC地V.35电榄同步工作方式下最大传输速 10baset是 双绞线最高速率10M，采用基带传输，用于以太当路上由器接收的ip报文的ttl值为零，采取的策略为 2mask24代表的是什么地之 B类私有的网络地址snmp是用在tcp上吗 不是的UDP161 ospf,egp,rip,isis,rip2,eigrp,bgp,pppigpospfripripv2is-iseigrpFr网络属于什么 分组isdnBri是什么通 B信道用来传输话音，数据h.323gatekeeperGateKeeperH.323(H.323H.323MCU、网关)进行管理,基本附合ietf表准的ipsec可以采用哪个工作模式 各存粗器Flash,eprom,sram,dram的特点FLASH闪存EPROM电可擦存储SRAMDRAME1,10baset,stm1，等接口速律E11.554Mbps10BASET10MbpsSTM-1的速率为(155.520M)bpsPpp,sdh,tcp,ip,icmp,udp,fr,v.35,g.703PPP数据链路层SDH数据链路层TCP传输层IP网络层ICMP应用层udp传输层FR数据链路层V。物理层g。703名词：SRAMSSRAMSDRAMSRAM：静态RAMDRAM：动态RAMSSRAM：SynchronousStaticRandomAccessMemorySRAM。SSRAMSRAMSRAM的访问独立于时钟，数据输入和输出都由地址的变化控制。SDRAM：SynchronousDRAM同步动态随机存储器Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化.Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这61、BLOCKINGNONBLOCKING（南山之桥65HDL5（仕兰微电子74FSM101101（南山之桥a，ba1101b10。例如a：0001100110110100100110b：statemachine；RTLstatemachine（未知76verilog/vhdlfifo（飞利浦－大唐笔试reg[N-1:0]memory[0:M－1];定义FIFONalwaysFIFO，headtailcounter数，剩下三个根据counter的值产生空，满，半满信号产生空，满，半满信号78、sram，flashmemory，dram？（新太硬件面试sram：DRAM需要不停的REFRESH，制造成本较高，通常用来作为快取(CACHE)记忆体使用sram1？（仕兰微电子25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?26PN？（仕兰微电子28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)（circuitdesign-beijing-03.11.09）29NOT,NAND,NORtransistorlevel（Infineon30CMOStow-to-onemuxgate（VIA2003.11.06上海笔试试题31muxinv（飞利浦－大唐笔试32Y=A*BCcmos（科广试题33cmosabcd（飞利浦－大唐笔试34CMOSY=A*BC(DE)（仕兰微电子yz36f=xxxxxxxxxxxxxxxxx（实际上就是化简笔试D3）OR4）NAND5）NOR6）XOR答案：NAND（未知41AB…（仕兰微电子42、A,B,C,D,EF（A,B,C,D,E10多，那么F为1，否则F为0（未知）45D（VIA2003.11.06上海笔试试题46DFFverilog（威盛47CMOSD（未知49latchfilp-flop（未知50、LATCHDFF（未知51、latchregisterregisterlatch（南山之桥55、Howmanyflip-flopcircuitsareneededtodivideby16?(Intel1656、用filp-floplogic-gate设计一个1位加法器，输入carryincurrent-stage，carryoutnext-stage.（未知60Verilog/VHDL，（未知7310010verilog（威盛28p-bulk的nmos（凹凸的题目和面试note（？30ic（未知31、太底层的MOS管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公式推导太罗索，除基本地址范围为3000H-3FFFH。该2716有没有重叠地址？根据是什么？若有，则写出每片2716的重叠地址范380518*16（共阳）（仕兰微面试题目4、PCI？PCI总线的主要特点是什么？（仕兰微面试题目到下方时为"0"，拨到上方时为"1"，N，要求占空比为N/256。（仕兰微面试题目）下□□MOV□□LOOP1：MOV□□MOV□□LOOP2：MOV□□SUBB□□JNZ□□SKP1：MOV□□MOV□□ACALLDELAY：此延时子程序略□□AJMP9、WhatisPCChipset?（扬智电子笔试）芯片则提供对KBC（键盘控制器、RTC（实时时钟控制器、USB（通用串行总线、UltraDMA/33(66)EIDEBridge除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel的8xxIDEMODEMUSBPCI宽一倍的带宽，达到了266MB/s。10cpucpu（未知（汉王笔试13、cache（VIA2003.11.06上海笔试试题8bitPCM？（仕兰微面试题目）3、如果模拟信号的带宽为5khz,8Klucent)两路？（2）7、sketch（Infineon）华为3COM面试。ipv6arpirdpicmpH.323（笔试题ipsec为什么是三层的。l2tp为什么是二层的？答：ipsecIPl2tp反问：那l2tp不需要ip吗？ospfttl？（答：用来防止LSA在整个区域内泛洪。减少对CPU和内存的损耗。area0area1答：可以通过缺省路由的方式或建立stub区域等方法。MPLSVPN答：骨干里传递一层。到Mp-ibgp邻居一层。跨域一层。好象TE还可以加一层标签。内网的标签放在（我有一点不明，MPLSMPLSRDRT答：RD的作用是允许VPN用户地址的重叠。RT可以用来区分不同的VPN用户。控制路由条目的出口入口RTVPNRD答：RD是肯定要的。RTRRoriginateidroute-idRRcluster-idRRroute-idBGPout-boundlocal-pre，med.（笔试题ospf？（可能是我记不清了ospfLSA答：（OSPF答：（昨晚补了下卷一）一。向邻接路由器发出hellohelloareaid,hellotime,deadinterval,stub标记。如果都相同的话。建立起邻居关系。二向邻居发送链路状态更新包.（ospf类型而定。如果是broadcastnbmaDR）三spfdatabasehellokeepalive，30min12ppp的lcp和ncp协商过程。13笔试中还有一道PSTN？（笔试题14sloari8.0linux7.3IP？（笔试题15IP,（笔试题16下列哪一项不属于于7？（选择。我乱蒙了一个17lx/???18IP19QOS20CQdominate)?（笔试题21FTPTCP（笔试题）“啊，哦。MynameisXX I'amSorry"一选择13二填空10TIC6000三简答1.x(t)X(jw)=$(w)+$(w-PI)+$(w-5)(1),x(t(3),四分析设计2.74161D2MCS-51MULMOVMOVMOVCLJMP#1000HMCS-5112MhzT01(16p1.0率MOVTMOD,#01HSETBTR0LOOP:MOVTH0,#0B1HMOVTL0,#0E0HLOOP1:JNBTF0,LOOP1CLRTR0CPLP1.0SJMPLOOP名词4晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12RS232cTTLVCODD4贴子发表于：2008-5-20R、LC5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈；负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自（9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器，优缺点，特别是广泛采用差10YY（未知1310（未知14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路，并求输出端某点的rise/fall(Infineon笔试试题)15RCRCCR上电压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当RC<<T时，给出输入电压17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、带通、高通滤波器19CMOSP管还是N20mos5(Infineon24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期)（华为面试题25、LC（仕兰微电子26、VCO（华为面试题28、锁相环电路组成，振荡器（D（未知30RF（未知T33、DACADC？（仕兰微电子34、A/D（未知的词也别用太多了（未知）oc门来实现，由于不用oc流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。4Setup和Holdup？（汉王笔试）5、setup和holdup时间,区别.（南山之桥）6、解释setuptime和holdtime（未知）7setupholdtimeviolation（VIA2003.11.06上海笔试试题）Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）TT立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果holdtimetime能正确地采样到数据，将会出现metastability保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8（仕兰微电子10、你知道那些常用逻辑电平？TTLCOMS？（汉王笔试常用逻辑电平：12V，5V，3.3V；TTLCMOSTTL0.3-3.6VCMOS12V5VCMOSTTLTTLCMOS阻接到5V或者12V。12、IC（南山之桥13、MOORE与MEELEY（南山之桥15regsetup,holddelay（飞利浦－大唐笔试Delay<period-setup–16T,D1T1max，T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3（华17Tsetup,Tdelay,Tck->q,还有clockdelay,写出决（威盛VIA2003.11.06上海笔试试题）18（VIA2003.11.06上海笔试试题19Mux,timing（2003.11.06上海笔试试题（未知22（VIA2003.11.06上海笔试试题23F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)（威盛24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?（威盛笔试题circuitdesign-beijing-03.11.09）25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?26PN？（仕兰微电子27mos（扬智电子笔试28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)（circuitdesign-beijing-29NOT,NAND,NORtransistorlevel（Infineon30CMOStow-to-onemuxgate（VIA2003.11.06上海笔试试题31muxinv（飞利浦－大唐笔试32Y=A*B+Ccmos（科广试题33cmosab+cd（飞利浦－大唐笔试34CMOSY=A*B+C(D+E)（仕兰微电子F(x,y,z)=xz+yz36f=xxxx+xxxx+xxxxx+xxxx（实际上就是化37NOT,NAND,NOR（InfineonD么？1）INV2）AND3）OR4）NAND5）NOR6）XOR答案：NAND（未知）41AB…（仕兰微电子42、A,B,C,D,EF（A,B,C,D,E1043、用波形表示D（扬智电子笔试）45D（VIA2003.11.06上海笔试试题46DFFverilog（威盛47CMOSD（未知48、DD（新太硬件面试）49、简述latch和filp-flop（未知）50、LATCHDFF（未知51、latchregisterregisterlatch（南山之桥52D（华为53D2？（汉王笔试54D？（东信笔试55、Howmanyflip-flopcircuitsareneededtodivideby16?(Intel1656filp-floplogic-gate1carryincurrent-stage，输出carryout和next-stage.（未知）57D4（华为58NJohnsonCounter,N=5（南山之桥597，15？（仕兰60Verilog/VHDL，（未知61、BLOCKINGNONBLOCKING（南山之桥）62、写异步D触发器的verilogmodule（扬智电子笔试）moduledff8(clk,reset,d,q);inputclk;inputreset;input[7:0]d;output[7:0]reg[7:0]always@(posedgeclkorposedgereset)q<=q<=d;63D2Verilog描述？（汉王笔试moduledivide2(clk,clk_o,reset);inputclk,reset;outputclk_o;wirein;regoutalways@(posedgeclkorposedgereset)if(reset)out<=0;out<=in;assignin=~out;assignclk_o=out;64、可编程逻辑器件在现代电子设计中越来越重要，请问：a)你所知道的可编程逻辑器件有哪些？b)试用VHDLVERILOG、ABLE8D（汉王笔试）moduledff8(clk,reset,d,inputclk;inputreset;inputd;outputq;regq;always@(posedgeclkorposedgereset)q<=q<=d;65HDL5（仕兰微电子66VERILOGVHDL10（未知67VERILOGVHDLglitch（未知68verilog（不过这个状态机画的实在比较差，很容易误解的（威盛VIA2003.11.06上海笔试试题）701，2，55（扬智电子笔试71soda数。（1）fsm（有限状态机；（2）verilogfpga7210510；（2）7310010verilog（威盛74FSM101101（南山之桥a，ba1101b10。例如a：0001100110110100100110b：statemachine；RTLstatemachine（未知75verilog/vddlstream（分状态用状态机写（飞利浦－大唐76verilog/vhdlfifo（飞利浦－大唐笔试4y3~5v电子78、sram，falshmemory，dram？（新太硬件面试79DRAM205－14b)，refreshtime，5（降低温度，增大电容存储容量（Infineon）80、PleasedrawschematicofacommonSRAMcellwith6transistors,pointoutwhichnodescanstoredataandwhichnodeiswordlinecontrol?（威盛笔试题circuitdesign-beijing-03.11.09）IRQ:InterruptBIOS:BasicInputOutputSystemUSB:UniversalSerialBusVHDL:VHICHardwareDescriptionLanguageSDR:SingleDataRate压控振荡器的英文缩写(VCO)名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSIVCORAMFIRIIRDFT(离散傅立叶变换)或者是中文的，比如：a.量化误差b.直方图c.IC（流程、工艺、版图、器件2、FPGAASIC（未知）答案：FPGA是可编程ASIC。门阵列等其它ASIC(ApplicationSpecificIC)相比，它们又具有设计开发周期短、设计3OTP？（仕兰微面试题目6FPGA（仕兰微面试题目7、ICeda（未知8RTLsynthesistapeoutflowtool.（未知）9、Asic的designflow（威盛VIA2003.11.06上海笔试试题）10asic（威盛先介绍下IC开发流程：1.）代码输入（designvhdlveriloghdl语言输入工具：SUMMITVISUALHDLMENTOR图形输入:composer(cadence);viewlogic(viewdraw)2.）电路仿真（circuitsimulation)vhdVerolog：CADENCEVerolig-XLSYNOPSYSVCSMENTORModle-simVHDL:CADENCENC-vhdlSYNOPSYSVSSMENTORModle-***ANTIHSpicepspice，spectremicromicrowave:eesofthp3.）逻辑综合（synthesistools)vhd13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？（仕兰微面试题150.25,0.18？（仕兰微面试题目18CMOS？（仕兰微面试题目19latch-upAntennaeffect.（未知20、什么叫Latchup?（科广试题）21、什么叫窄沟效应?（科广试题22NMOS、PMOS、CMOS？PNP、NPN？别？（仕兰微面试题目23COMSNPN，N？（仕兰微24CMOSCROSS-OVER（应该是纵剖面图，给出所有可能的传输特性和转（Infineon笔试试题）25interverNCMOSprocess（科广试题）26、Pleaseexplainhowwedescribetheresistanceinsemiconductor.Comparetheresistanceofametal,polyanddiffusionintranditionalCMOSprocess.（威盛笔试题circuitdesign-beijing-03.11.09）27mos（凹凸的题目和面试）28、画p-bulk的nmos（凹凸的题目和面试）note（？30ic（未知31MOS***觉一般不大会作为笔试面试题，因为全是微电子物理，公式推导太罗索，除非面试出题的是个老学究。IC设计的话需要熟悉的软件:Cadence,Synopsys,Avant，UNIX当然也要大概会操作。32、unix命令cpr,rm,uname（扬智电子笔试280312716（2K*8ROM）的连线图，要求采用三-八译码器，8031P2.5,P2.4P2.33000H-3FFFH2716有，则写出每片2716（仕兰微面试题目）380518*16（共阳）（仕兰微面试4、PCI？PCI总线的主要特点是什么？（仕兰微面试题目7、要用一个开环脉冲调速系统来控制直流电动机的转速，程序由8051完成。简单原理如P3.4K7-K0个开关来设置，直接与P1口相连（开关拨到下方时为"0"，拨到上方时为"1"，组成一个八位二进制数N，要求占空比为N/256。（仕兰微面试题目）□□MOV□□LOOP1：MOV□□MOV□□LOOP2：MOV□□SUBB□□JNZ□□SKP1：MOV□□MOV□□ACALLDELAY：此延时子程序略□□AJMP9、WhatisPCChipset?（扬智电子笔试）北桥芯片和南桥芯片。北桥芯片提供对CPU的类型和主频、内存的类型和最大容量、ISA/PCI/AGPECCKBC（键盘控制器、RTC（实时时钟控制器、USB（通用串行总线、UltraDMA/33(66)EIDE数据传输方式和ACPI（高级Bridge除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel8xxIDEMODEMUSB接接入主芯片，能够提供比PCI总线宽一倍的带宽，达到了266MB/s。10cpucpu（未知口、所存器/缓冲器。（汉王笔试）13、cache（VIA2003.11.06上海笔试试题16、RS232cTTL逻辑是?(负逻辑?)（华为面试题1、的话音频率一般为300~3400HZ，若对其采样且使信号不失真，其最小的采样频率应为8KHZ8bitPCM3、如果模拟信号的带宽为5khz,8K的采样率，怎么办？(lucent)两路？（2）7、sketch（Infineon笔试试题）DSP3、IIR，FIR（新太硬件面题4、拉氏变换与Z变换公式等类似东西，随便翻翻书把如.h(n)=-a*h(n-1)+b*δ(n)a.求h(n)的z变换；b.问该系统是否为稳定系统；c.写出FIR数字滤波器的差分方程；（未知）5、DSPDSP（信威dsp软件面试题）6DSPDSP（或者说出他们的区别（dsp7、说说你对循环寻址和位反序寻址的理解.（dsp8、请写出【－8，7Q150.5－0.5.（dsp；（（Vxworks,ucos,winCE,linux统方面偏CS方向了，在CS篇里面讲了；（未知）11LDO12、某程序在一个嵌入式系统（200MCPU，50MSDRAM）中已经最优化了，换到零一个系统（300MCPU，50MSDRAM）中是否还需要优化？（Intel）13HUFFMAN（仕兰微面试题目14OSI（任意四层（仕兰微面试题目15、A）（仕兰微面试题目＃ivoid□□int□□printf("Data alueis%d□□＃i□□void□□{intprintf(Data alueisABData alueis16、那种排序方法最快?（华为面试题18n（Infineon19n（VIA2003.11.06上海笔试试题20CN！；（华为面试题21C；（华为面试题22、防火墙是怎么实现的？（华为面试题27、一个农夫发现围成正方形的围栏比长方形的节省4个木桩但是面积一样.羊的数目和正方形围栏的桩子的个数一样但是小于36，问有多少羊？（威盛）28、Ccell.vbt)（2003.11.06上海笔试试题29C30perlTCL/Tk（未知31（未知32DOS（未知3334、Whatispre-emption35、Whatisthestateofaprocessifaresourceisnotavailable?36、三个floata,b,c;问值（a+b）+c==(b+a)+c，(a+b)+c==(a+c)+b。(Intel)37、把一个链表反向填空。(lucent)38、x^4+a*x^3+x^2+c*x+d最少需要做几次乘法？2（VIA2003.11.06上海笔试试题3（VIA2003.11.06上海笔4、我们将研发人员分为若干研究方向，对协议和算法理解（主要应用在网络通信、图象语音压缩方面、电MCU、DSPASIC设计技术设计电路（MCU、DSP、电路功能模块设计（包括模拟电路和数字电路、集成电路后端设计（主要是指综合及自动布局布线技术、集成5？（仕兰微面试题目6EDA（PROTEL）进行设计（包括原理图和PCB图）（汉王笔个别招聘针对性特别强，就招目前他们确的方向的人，这种情况下，就要投其所好，尽量介绍其所关心的虽然说技术面试是实力的较量与体现，但是不可否认，由于不用面试官/公司所专领域及爱好不同，也有面试也有很大的偶然性，需要冷静对待。不能因为被拒，就否认自己或责骂公司。takeiteasyR、COC由于不用OC门可能使灌电流过大，而烧坏逻辑门。3setupholdtimeviolation（VIA2003.11.06）到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）TT时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据timeSRAM：静态RAMDRAMSSRAMSynchronousStaticRandomAccessMemory同步静态随机访问存储器。它的一种类型的SRAMSRAMSDRAM：SynchronousDRAM同步动态随机存储器6、FPGAASIC（未知）答案：FPGA是可编程ASIC。能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(ApplicationSpecific7OTPOTPmeansonetimeprogram，一次性编程MTPmeansmultitimeprogram，多次性编程OTP（OneTimeProgram）MCUMCUMASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROMMASKROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSHROMMCUOTPROMMCU用的5V。然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形，注意应该使用示波器探头的“X10”档。另IOIO（P0看是否是高电平，如果不是高电平，则多半是因为晶振没有起振。ROM（ROMEAEA没拉高的缘故（当然，晶振没起振也是原因只一。经过上面几点的检查，一般即可排除故障了。如果系统不稳定0.1uF2F。10、你知道那些常用逻辑电平？TTLCOMS？（汉王笔试LogicLogicSignalingLogicBTL（BackplaneTransceiverLogic）ETL（enhancedtransceiverlogic）GTLP（GunningTransceiverLogicPlus）RS232、RS422、RS485（12V，5V3.3V）TTLCMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS5V12Vcmos:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.ttl的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.cmosttl;加上拉电阻后,ttl3.5V，这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。2、OC1k10k//OCOC1OC（例如控制一个LED）灌电流工作时就可以不加上拉电阻OC门可以实现“线与”运算OC门就 集电极开路输d12、IC（南山之桥13、MOORE与MEELEY（南山之桥Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化.Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这RAM，跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在222d212比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。ClockDomainLockupLatch以确保Timing名词4晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周 RS232cTTLVCODD4一、研发（软件） 用C语言写一个递归算法求N！；给一个C的函数，关于字符串和数组，找出错误； 2、SDRAM3A2A1A0B2B1B0CPUCPUmain()ISOOSILayer1，Layer2，Layer3step5stepmakefileUNIX9（CPUCPUmain()ISOOSILayer1，Layer2，Layer3step5stepmakefileUNIX9（４，比较电子工程和其他如机械工程，生物工程的优势(essay)AENIgg3NIgg～赞赞3AE然后让我问问题，问了几个～然后就结束了。刚开始面的时候跑得气喘吁吁的。面完时终于呼吸正常NIggnice..交谈过程中我发现自己真的想去做这类工作。以前一直投的非技术bs..现在考虑或许可以做一些跟专业相关的工作嗯嗯PCB合电路（微波、高频、低频，目前PCB设计哪一种EDA工具有较好的性能价格比（含仿真）？可否分别说明。限于本人应用的了解，无法深入地比较EDA常规的电路设计，INNOVEDA的PADS70%Cadence件，当然Mentor的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。RF0RF1RF将板上所有器件的ChassisgroundPCB1.PCBPLDVHDL我是分别用独立的工具好？还是用PLD芯片厂家提供的集成环境好？目前的pcb1.3.4可以选择PADS或pcb1、PCB4DRC(DesignRuleCheck)PCBEMC、EMI面去考虑EMC、EMI的规则呢怎样设置规则呢我使用的是CADENCE公司的软件。一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面.前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz).所以不能只注意高频而忽略低频的部分.一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置,PCB迭层的安排,重要联机的走法,器件的选择等,如果这些没有事前有较佳的安排,事后解决则会事倍功半,增加成本.例如时钟产生器的位置尽量不要靠近对外的连接器,高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射,器件所推的信号之斜率(slewrate)尽量小以减低高频成分,选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低loopimpedance以减少辐射.还可以用分割地层的方式以控制高频噪声的范围.最后,适当的选择PCB与外壳的接地点(chassisPCBEMCferritebead、chokeEMC下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应。1、尽可能选用信号斜率(slewrate)3、注意高速信号的阻抗匹配，走线层及其回流电流路径(returncurrentpath5chassisground6groundguard/shunttracesguard/shunttraces720H，HPCBPCBIBISIBIS在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(striplin