第5章微电子概论基本IC单元版图设计

第5章根本IC单元幅员设计根本IC单元幅员电阻电容电感二极管CMOS幅员双极晶体管1电阻资料：常用的电阻资料是多晶硅。较厚的多晶硅薄层有较低的电阻值〔有较多的空间让电流流过，传导电流的才干较强〕，较薄的多晶硅薄层有较大的电阻值。其他要素，如资料的类型、长度、宽度等也将改动电阻值。对于一个给定的集成电路工艺，可以以为薄膜厚度是常数，它是我们不能改动的参数之一。对于一个给定的资料，我们可以改动的只需长度和宽度。根本IC单元幅员设计–电阻WLH(厚度)I=电流23方块/薄层电阻：每方欧姆是IC中电阻的根本单位。每方欧姆数值也被称为资料的薄层电阻。资料可以是poly，也可以是金属，或者任何其他采用的资料。可以根据恣意矩形计算方数。“方数=L/W〞方数并不一定是整数，可以含有小数，如4.28方。例如，设资料是“80x10〞大小〔任何能够单位〕，那么80/10=8方。根本IC单元幅员设计–电阻123456788010电流4方块/薄层电阻：-设计/工艺/规那么手册：薄层电阻〔率〕ρ-对于薄层电阻，同一种资料层，不同制造商的数值会有所不同，其中一个能够的缘由是厚度的不同。-用“四探针测试〞法探测每方欧姆数值〔R=V/I〕。-ic中典型的电阻值：poly栅：2~3欧姆/方metal层：20~100毫欧姆/方〔小电阻；良导体〕diffusion：2~200欧姆/方-工艺中的任何资料都可以做电阻。常用的资料有poly和diffusion。常用电阻器阻值范围：10~50欧姆100~2k欧姆2k~100k欧姆-电阻值计算公式：R=〔L/W〕*ρ根本IC单元幅员设计–电阻56多晶硅电阻公式：根本电阻器幅员-以硅片作为衬底资料，在衬底上淀积一层多晶硅，再在多晶硅层上覆盖一层氧化层，构成隔离的绝缘层，然后在氧化层上刻蚀出用于衔接的接触孔。普通接触孔位于多晶硅的两头。体区电阻公式：rb=〔Lb/Wb〕*ρb

根本IC单元幅员设计–电阻LWtopviewcrosssectionalviewsubstratepolyoxidemetalcontact7多晶硅电阻公式：思索接触电阻rc-由于有接触电阻的存在，所以R=rb+2rc〔rc为两个接触端的接触电阻〕-接触区被以为是有固定长度的。假设接触区的宽度增大，接触电阻将变小；假设接触区的宽度减小，接触电阻将变大。-总接触电阻Rcontact=rc=Rc/Wc=Ω*um/um〔Rc是由接触所决议的电阻因子，单位“Ω*um〞；Wc为接触区宽度〕-接触区的宽度能够并不一定和电阻器的宽度一样，它取决于工艺的设计规那么，能够会要求接触区宽度必需小于电阻器宽度。根本IC单元幅员设计–电阻1002003001020304050W/umR□/Ω1002003001020304050W/umR□/Ωideally,R□/Ω=constantactually,R□/Ωincreasesas“W〞decreases8多晶硅电阻公式：改动体资料-缘由：poly栅电阻大约只需2~3欧姆/方，有时我们要求电阻的范围更大一些。改动体资料可以有效提高电阻率，有助于得到较高的、更有用的电阻率。-改动电阻率的方法：可以淀积另一层具有不同电阻特性的多晶硅。可以经过改动已淀积在芯片上的多晶硅资料层的构造来改动电阻率。-详细制造方法：在所用的多晶硅资料的中部开一个窗口，并注入另外的杂质资料，阻碍电子的流动，来提高电阻率。另一种方法是将中间的多晶硅刻蚀掉一部分使其变薄。这些被改动的资料块为电阻的“体〞。通常会有一个设计规那么用以阐明体区边境与接触区的最小间隔，这个间隔上原始的多晶硅被称为电阻器的“头〞。总电阻：R=rb+2rh+2rc=(Lb/Wb)*ρb+2(Lh/Wh)*ρh+2Rc/Wc根本IC单元幅员设计–电阻9多晶硅电阻公式：改动体资料

根本IC单元幅员设计–电阻topviewcrosssectionalviewsubstratepolyoxidemetalcontactbodyhead10实践电阻分析：-在CAD画图中做出来的电阻器经常是明显地小于或者大于他所画的，被称为δ项，需求在公式里对该项进展补偿。-接触区误差：接触孔刻蚀的时候，得到的实践接触孔尺寸和宽度产生了误差，我们称之为宽度的δ〔也称为公差、误差、变化量、尺寸变化、溢出或者变化〕。δ可正可负，即过加工或者欠加工。宽度、长度变化分别用δW和δL表示。如假设W是4um，而δW是0.06um，这阐明实践的宽度最大是4.06um，最小是3.94um，大小取决于δ表示的是过加工还是欠加工。-“体区误差〞和“头区误差〞同样也需思索。电阻公式改写为：R=[(Lb+δLb)/(Wb+δWb)]ρb+2[(Lh+δLh)/(Wh+δWh)]ρh+2[Rc/(Wc+δWc)]根本IC单元幅员设计–电阻11实践电阻分析：扩展电阻

根本IC单元幅员设计–电阻smallspreadregionbigspreadregionuncertainregionuncertainregion12实践电阻分析：扩展电阻-当电子分开接触区后，电子传播的实践途径是逐渐展开的，直到它们最终到达整个多晶硅宽度。所表现出的电阻称之为“扩展电阻〞。-扩展电阻和许多要素有关。假设采用的是宽接触区和宽电阻条构造，这种影响可以忽略。但假设一个电阻的接触区设计的较小且非常靠近，以致于电子没有足够的时间展开到多晶硅全部宽度方向，电流分布的宽度小于多晶硅的设计宽度，此时需思索因扩展而带来的误差。-有些制造商允许金属与接触延伸到多晶硅之外，这消除了展开区的问题。能否这样设计取决于工艺技术。-对于接触电阻和扩展电阻项准确而详细的计算随制造商的不同而变，并且这属于商业。有多种技术和公式用于ic制造去确定扩展电阻项，这些技术和公式的大部分是不公开的。-总电阻方程：R=rb+2rh+2rc+2rs〔“rs〞是来自于扩展区的电阻，扩展因子，见工艺手册。〕〔也有将接触电阻和分散电阻组合在一同以一个单独项表示的〕根本IC单元幅员设计–电阻13实践的最小电阻尺寸：-制造商可以很好地控制中部区域〔体区〕的资料，但对外部的区域，如头区或接触区的控制不太理想。-由于某些δ项能够会比较大，如0.1um，因此应坚持最小体区长度为10um，这将使他的误差下降到百分之一。假设需求一个相当准确的电阻，那么要确保体区长度为10um或更长，以使δ的影响最小化。-“确保体区长度至少到达10um，宽度5um。〞那么电阻器的最小宽度也应为5um。根本IC单元幅员设计–电阻14特殊要求的电阻:-通常情况下，在CMOS工艺中只需一些低电阻率的资料。-通常，体区资料的最小宽度比接触区资料的最小宽度小。=〉“狗骨〞-采用折弯构造的“折弯型电阻器〞可以减小占用空间大小。-计算方块数的阅历法那么：直线区按方块数计算，而每个拐角仅按半方计算。-普通来说，2k欧姆的电阻比较容易设计。-小电阻-高精度：可以利用大块的金属。金属将满足低电阻的要求，大尺寸那么将使δ项的影响最小化，有助于提高精度。根本IC单元幅员设计–电阻高阻值电阻的狗骨构造12543方块数=5+2个拐角=6方15拐角处实践上是多于半方，但采用半方也是相当合理的。16设计的重要根据:电流密度-对于选择电阻的宽度，电流密度是重要的。假设需求经过电阻大量的电流，他会运用一个大的、粗的线。-电流密度是资料中可以可靠流过的电流量。工艺手册中有关于某些特定资料电流密度的引见，工艺中任何可以被用于传导电流的资料都有一个对应的电流密度，制造商的这些数据是根据薄层厚度来确定的。典型的电流密度大约是“每微米宽度0.5mA〞。和宽度有关是由于设计得越宽，可以经过的电流越多。-有时，在工艺手册中会告知“熔断电流〞大小，就是在一定的时间内毁坏电阻所需的电流大小。Imax=D*WImax：最大允答应靠流过的电流mAD：资料的电流密度mA/umW：资料的宽度um根本IC单元幅员设计–电阻17根本资料的复用:-pmos/nmos晶体管去掉栅，就可以得到一些我们想要的电阻，这些电阻被称为“分散电阻〞。对于分散电阻器幅员设计特别需求留意的是作为偏置衔接的第三个电极〔衬底衔接到最正/负的电源〕。-分散电阻和多晶硅电阻比较：分散电阻：在衬底上进展分散制得。边境不明晰，在加工中分散区的分散使它们不太容易控制。多晶硅电阻：栅也是由多晶硅制造的，所以多晶硅是存在的资料，多晶硅层沉积在外表，可以准确地控制厚/长/宽度。-“双层多晶硅工艺〞：一层多晶硅作栅，一层作电阻。根本IC单元幅员设计–电阻多晶硅电阻扩散电阻低的功率耗散高的功率耗散寄生小寄生较大易于工艺控制工艺控制较难典型薄层电阻率小薄层电阻率可大可小两电极器件三电极器件18场效应管19PMOS第三电极阻止寄生的有源导通20工艺流程台湾半导体制造公司〔TSMC台积电〕的0.35mCMOS工艺。TSMC的0.35mCMOS工艺是MOSIS1997年以来提供的深亚微米工艺。TSMC的0.35m沟道尺寸和对应的电源电压、电路规划图中金属布线层及其性能参数如表5.1所示。表5.2列出了MOSIS对应于TSMC的0.35mCMOS工艺定义的全部工艺层。MOSISisalow-costprototypingandproductionvolumeserviceforVLSIcircuitdevelopment.Since1981,MOSIShasfabricatedmorethan50,000circuitdesignsforcommercialfirms,governmentagencies,andresearchandeducationalinstitutionsaroundtheworld.21表5.1TSMC的0.35mCMOS的根本特征22表5.2MOSIS为TSMC0.35mCMOS工艺定义的全部工艺层23电容概述：-电容器是一种可以储存一定量电荷，即一定数目电子的器件。电容器存储电荷的才干称为电容。-随着电压频率的添加，经过电容器的电流AC电流会不断添加。-可以将电容器以为是一个对频率敏感的电阻。假设电容足够大，当某个频率的电压经过时，电路中仿佛根本不存在这个电容器，此时它更像一个阻值很小的电阻。“电容器是对频率敏感的电阻。〞-电容器的两种阻断情况：完全阻断dc和仅允许经过某种频率的AC信号。被称为“隔直电容器〞或“耦合电容器〞。-电容器有助于减少噪声，旁路的电容器会将一切的高频噪声分流。这种电容器称之为“去耦电容器〞。根本IC单元幅员设计–电容24电容值：-在集成电路中，电介质的厚度由所采用的制备工艺所限定。因此，单位面积的电容值是一个常数C1，C1由电介质的厚度和介电常数决议。C1=ox/tox-与电阻一样，制备得到的实践电容器尺寸能够会比设计值偏大或者偏小，称之为δ，计算长度，宽度以及面积时应该思索。-外表/平面电容Carea：即为平行板电容-边缘电容Cperiphery：单位边缘电容常数乘以电容器的总周长-总电容：Ctotal=Carea+Cperiphery=L*W*C1+(2L+2W)C2根本IC单元幅员设计–电容C=εS/4πkd式中k为静电力常量，介电常数ε由两极板之间介质决议。25根本IC单元幅员设计–电容bottomtopCareaCperipheryareacapacitanceandperipherycapacitance做法是先大约画一个方框，用工具提取电容值，然后根据提取值调整方框，然后再提取，再调整，也算是迭代.26N阱电容器：——(分散电容器)-N阱与多晶硅覆盖部分的面积即为电容器的面积。由于N阱存在电阻，因此N阱电容器的下极板明显存在着串联电阻。可经过在上极板的两边或四边都放置接触孔的方法来降低串联电阻。

根本IC单元幅员设计–电容NwellN+gateNwellcapacitor27

马蹄方式接触孔的分散电容器：-上极板运用一大块多晶硅栅，下极板运用N阱，栅下面的二氧化硅作为电介质，用n+作为下极板N阱的接触区，由于上极板是一大块栅，所以采用马蹄形的多个金属接触孔。称之为“分散电容器〞。根本IC单元幅员设计–电容gateM1diffusioncapacitor28根本IC单元幅员设计–电容寄生电容——不幸PN结是介质势垒29金属电容器：-大多数用于信号传输的电容器都由金属制备而成。这样就消除了寄生pn结，从而消除了寄生二极管的固有电容，同样，对电压的依赖性也消除了。-由于上下层金属间隔较远，所以为了得到与分散电容器一样的电容值，需求制备的金属极板面积将大大添加。所以一样容值的金属-金属电容器比分散电容器占用的面积多得多。然而，为了得到一个性能优越的信号传输电容，必需接受这种牺牲。

根本IC单元幅员设计–电容在电路设计中，有时需求隔断DC电压而仅让AC信号进入到下一个电路模块。在这种情况下，一个随其两端电压变化而改动电容值的电容器是根本不能运用的。30根本IC单元幅员设计–电容M1M2M3M4叠层金属电容器M1M2氮化物介质电容器介质(氮化物)-为了减少所占面积，可以采用“叠层金属电容器〞：多层金属平板垂直地堆叠在一同，将奇数层和偶数层的金属分别连在一同，构成两个梳状构造的交叉，经过正确交叉衔接金属，可以在单位芯片面积上获得更大电容。-可以采器具有较高介电常数且易于用CVD〔化学气相堆积〕方法制备的资料“氮化硅〞来用作金属-金属之间的电介质。不过需求额外的掩模板和工艺步骤。31根本电感：-“右手定那么〞，又称“Hitchhiker定律〞。-假设导线上有电流，那么它产生的磁场会使附近导线产生电流，即第二根导线会感应出电流，这称为“电感〞。-磁场不仅会与周围的ic器件相互作用，而且对导线本身的电流产生影响，这种景象称为“自感〞。-稳定的直流电流会产生静止的磁场。静止的磁场对其他导体虽然有影响，但不会在这些导体中产生电流。根本IC单元幅员设计–电感32根本IC单元幅员设计–电感-电容上电压频率添加时，其传导电流的才干加强，电感的特性与之不同。电感上电压频率添加时，变化的磁场会感应出电压与电流，并与原来的电压电流方向相反，这样原来的电压电流就会被抵消掉一部分。频率越高，此效应越严重，流过电感的电流就越小。“电容对高频来说是通路，电感妨碍高频信号经过。〞-电感主要用于高频电路中，或作为匹配电路，或作为射频扼流圈。也可用电感制造片上变压器。33导线特征化导线的寄生电容、寄生电感与寄生电阻会对高频信号产生显著的影响。对导线进展特征化〔线宽、线距、边缘特征〕，并调整电路以补偿这种损耗。这些被特征化的导线称为“传输线〞。寄生景象，像狗身上的跳蚤对导线进展特征提取对导线进展特征提取，根据提取的特征设计补偿电路34拐角特征化破坏特征化传输线的性能35螺旋电感：-螺旋电感，字面上是将导线绕成螺旋外形。-螺旋电感不仅节省空间，还有另一益处，就是螺旋线每一圈构成的磁场会与其他圈产生的磁场相互作用，使总的电感比一样长度的导线产生的电感量大，称为互感。-螺旋电感金属层性质对器件性能有严重影响。电感的金属层很薄，就会有寄生电阻，金属的电阻特性会影响电感的Q值。根本IC单元幅员设计–电感36根本IC单元幅员设计–电感电感质量因子：-寄生电阻、电容会对电感性能有不利的影响。低频和高频时，串联电阻和电容分别会使电感偏离理想的频率呼应。Q值为40的电感性能较优-寄生效应很小；Q值为5的电感性能较劣-寄生效应很大。-提高Q值：1〕减少螺旋线的串联电阻。厚的、电阻率低的金属制造螺旋电感。2〕宽的金属线也可以提高Q值，但寄生电容添加。

37根本IC单元幅员设计–电感螺旋电感M1M238叠层电感：从一层金属电感的中心连到另一层金属电感上。最好运用螺旋电感，而非叠层电感。建模困难临近效应：-要保证一切的导线都远离电感。由于接近电感的导线会影响电感量。“导线间隔电感的最小间隔是5倍的电感线宽。〞-电感存在于ic的任何地方，每根导线本身都存在着电感，但最重要的是要思索电源线。-高频幅员要平滑。根本IC单元幅员设计–电感39硅工艺做电容元件并不困难。由于电容本质上就是由绝缘介质隔离的两片导体。采用电场隔离的如反偏PN结电容，采用氧化物介质隔离的如MOS电容。但容量很难做大，由于硅片面积太昂贵了。而且，硅工艺目前还无法做出像分立器件那样的叠层构造或卷绕构造。适用的容量也就是在pF的数量级。有适用电感量的电感元件根本上无法用硅工艺实现。目前出现了几种螺线型集成电感，是利用原来用于实现硅片外表导线的金属化工艺，采用多次金属淀积和光刻，构成微型的螺线管〔有平面螺线和螺线管之分〕。普通容量很小，最大的也在nH的数量级，称作微电感。40二极管：-在cmos工艺中，二极管对提供参考电压、温度补偿以及温度丈量等都非常有用。如放大器和反响回路中的二极管可以构成对数放大器。-由双极型晶体管构造二极管时，可以将基极和集电极短路。作为一种选择可以将bipolar的埋层、集电极及其接触层省略掉。但是为了确保更好的匹配性，普通会将集电极保管下来，并与基极短接。根本IC单元幅员设计–二极管EBCCbipolar-〉diode根本二极管41根本IC单元幅员设计–二极管-变容二极管具有一个可高度变化的结电容。一切的二极管都具有变容特性，但是在变容二极管中，我们采用了特殊的掺杂来进一步加强这种可变电容的特性。-变容二极管的运用：变容二极管在构造压控振荡器时非常有用。利用其电容可变的特性，可以和芯片上的电感一同共同构成串联或并联的谐振电路。这样，假设用一个外部的调谐电压来改动二极管的电容，就可以改动电路的谐振频率。42ESD维护：-ESD维护，即“ElectroStaticDischarge〞静电释放维护，是利用二极管的反向击穿特性〔由于静电都是很高的，如上千伏特电压〕。-diode的反向击穿电压大约12伏左右。所以当运用静电维护的diode时，下一级的最大电压也被钳位在12v。-优秀的ESD二极管幅员都和能量流有关。-为了尽能够多地泄放流入或流出diode的能量，将其画成环形构造。根本IC单元幅员设计–二极管PN环形构造PN结二极管43衬底ESD二极管PN环形构造PN结二极管衬底环形二极管的横截面图。ESD维护：在p衬底上做n掺杂构成“衬底二极管〞的构造被普遍用于ESD维护。44ESD维护：在n阱中制造的diode被称为“阱二极管〞。N阱ESD二极管PN衬底二极管NP阱二极管45根本IC单元幅员设计–二极管阱二极管的典型运用是构成从输入到正电源的维护电路。衬底二极管的典型运用是构成从输入到负电源的维护电路。某些bipolar的研讨者，对于到正负电源的通路都运用阱二极管。衬底二极管的幅员是p围绕着n，而阱二极管的幅员是n围绕着p。PN衬底二极管NP阱二极管46ESD维护：-每个输入和输出的引脚都需求ESD维护。每个引脚都放置ESD二极管也有一个缺陷，ESD二极管能够毁掉一块芯片的优良性能。假设一个很敏感的输入引脚和一些噪声很大的输出引脚，ESD二极管将经过衬底和ESD二极管的电容将输出衔接到输入。因此，在高频电路中，任何运用ESD二极管将是一个很大的问题。-随着电路频率的添加，从阱到衬底的电容几乎将一切的输入输出相互衔接起来，这样，在一些高频电路中，人们能够故意不放ESD二极管，但在大规模的cmos微处置器中，ESD维护是一个需求重点关注的问题。根本IC单元幅员设计–二极管47圆形幅员：因高压集中到一点时会像忽然迸发的尖峰，假设运用正方形幅员设计ESD二极管，那些电荷集中的拐角就存在电压剧增的危险。可运用圆形的幅员防止高电压和电流破坏二极管。梳状幅员：在ESD二极管和变容二极管中，还常看到运用梳状构造的幅员。降低电阻，同时又不改动芯片的实践特性。根本IC单元幅员设计–二极管NP圆形ESD二极管幅员PPPPNNN梳状ESD二极管幅员48器件尺寸设计：SPICE-SPICE:SimulationProgramforICsEmphasis利用SPICE去确定器件尺寸。根本IC单元幅员设计–CMOSlayoutmathematicalmodelschematicSPECS电路规范SPICEdevicesize49SimulationProgramwithIntegratedCircuitEmphasis电路设计规范:要求放大器具有20倍的电压增益，频响范围20Hz到20kHz，3.3V电源下2mA电流，等等。SPICE软件：将显示电路执行什么操作，电流多大，频率呼应如何，增益是多少等信息。经过这些商业化的软件，我们不需求真正的硬件测试就可以察看结果。50根本IC单元幅员设计–CMOSlayout场效应:由于附近电压作用而构成电子或空穴聚积的效应51根本IC单元幅员设计–CMOSlayout开关隔离假设有三个灯泡，要实现独立地开关这些灯泡52根本IC单元幅员设计–CMOSlayout加强型器件和耗尽型器件开关速度现代晶体管电路的一个重要要素是晶体管的开关速度。先制备一长条N型杂质区在注入N型杂质之前先放置栅53根本IC单元幅员设计–CMOSlayout互补型开关CMOS54根本IC单元幅员设计–CMOSlayoutN阱和衬底接触来自于实践器件的走漏电流，p区与N能够会构成一定的偏压，如导致P区、N区构成PN结正偏，灾难。将衬底接最低的电位，通常是负电源；同时将P型器件的N型区域接最高电位，通常是正电源。即使阱和衬底接上了正确的电位，阱/衬底的PN结依然存在正向偏置的能够，这种景象称为闩锁效应〔Latch-up〕55器件尺寸设计：大尺寸器件的设计-对于FET任务而言，有氧化层绝缘是好的，也是必需的，但它引入的电容却是不好的。-对于细长的晶体管，不仅存在电容，细长的栅还会引入电阻。“细长的晶体管存在问题。〞-我们将理想化的晶体管衔接在栅电阻的末端，栅电容那么衔接在栅极和衬底之间。根本IC单元幅员设计–CMOSlayoutSDGonoffonoffinputsignalofGinputsignalofAA56器件尺寸设计：大尺寸器件的设计-寄生栅电阻可减慢寄生电容的充放电速度,即存在一个RC时间常数。-晶体管的长度，即沟道长度，决议了晶体管开关的速度，因此，栅的长度是不允许改动的，同时，也必需维持一样的有效栅宽。-由于栅长和有效栅宽是不能改动的，也即栅面积，栅寄生电容不能改动，所以只需改动寄生电阻来改动RC时间常数，寄生电阻的改动可以经过并联n个1/n宽的晶体管来使得寄生电阻减少为原来的(1/n)2。-幅员要尽量运用“源漏区共用〞技术〔思索的是面积〕.根本IC单元幅员设计–CMOSlayout57根本IC单元幅员设计–CMOSlayoutSDGIIIIIIIVbigsizeMOSsplitintofourpartssimplemode这里指的是栅极电阻，不是沟道电阻；栅长是沟道的宽度，栅宽是沟道的长度，即特征尺寸，或最小线宽。58源漏区共用芯片的面积直接关系到本钱，芯片面积越小，本钱越低59器件衔接技术：-poly可以作为引线运用。但是poly的电阻远大于金属，建议仅对非常短的间隔采用poly连线。根本IC单元幅员设计–CMOSlayout"U〞形的金属条"M〞形的金属条希望节省更多的面积，可以舍弃一些接触孔并将连线直接跨越器件60器件衔接技术：-假设希望节省更多的面积，可以没有必要将源漏区的接触孔沿着整个沟道宽度方向都开出，此时可以将连线跨越器件而节省面积。多开接触孔的目的是为了减小器件的接触电阻，假设舍弃太多的接触孔，接触电阻能够会高于他的允许值。-可以用金属线将分开的poly栅条衔接起来，这种衔接方法最可靠。-源漏共用、器件分裂和减少寄生是贯穿CMOS幅员设计的根本技术。根本IC单元幅员设计–CMOSlayout61紧凑型幅员：“尽量将器件设计成矩形。〞为何将p型器件全放在一个共用的n阱里？由于：1)设计规那么规定n阱之间的间距远大于晶体管之间的间距。2)共用n阱技术可以减小电路面积。同样，n型器件也被放置在共用的区域，或是p阱，或是p型衬底。根本IC单元幅员设计–CMOSlayout62棒状图：——源漏共用、紧凑型的运用-通常棒状图中，将p型器件放置在顶部，n型器件放置在底部。以“x〞表示器件接触点衔接的位置〔A、B、C〕。一、两条平行的竖线表示分散区断开点的位置。

根本IC单元幅员设计–CMOSlayout6364根本IC单元幅员设计–CMOSlayout65-混合棒状图：是指采用分散区的矩形替代棒图，它给以更多器件的觉得，更接近于真实幅员。66阱衔接、衬底衔接：-为了阻止衬底和阱之间的寄生二极管因正导游通而出现闩锁效应，将n阱接最正的电源，p衬底接最负的电源。这种衔接称为“阱衔接〞和“衬底衔接〞。-pmos器件的两边各有一个“阱衔接区〞〔阱接触区〕，是n阱内部的N+参杂区，N+参杂区降低了接触电阻。衬底衔接位于n阱外右侧。-“尽能够多地设置“阱衔接区〞和“衬底衔接区〞，只需有空间，越多越好，在CMOS幅员中，经常看到“阱衔接区〞完全覆盖阱的情况。根本IC单元幅员设计–CMOSlayoutXXXXXXXXXXXXNwellwellcontactregionXXXsubstratecontactregionV-V+67阱衔接、衬底衔接：-对于衬底衔接和阱衔接有一些规那么，这些规那么阐明每隔多大间隔必需设置一个阱衔接区，阱衔接区间隔晶体管应该有多近。有些规那么还阐明衬底/阱衔接的频度是多少。如“每50um至少有一个阱衔接点〞。-在做任何布线之前先设置阱衔接和衬底衔接。

根本IC单元幅员设计–CMOSlayout68-在细长阱的情况下，阱衔接能够只能位于细长阱的边境之处，如阱的左右两侧，这时，某些中心的晶体管因距阱衔接区太远，此处与衬底的pn结是危险的，能够出问题。因n阱参杂区是有电阻的，该电阻产生压降并有能够导致pn二极管导通。可供选择的方法是添加器件顶部尺寸并在那里放上阱衔接区。或者采用围绕着阱的环状阱衔接构造。69根本IC单元幅员设计–CMOSlayout在细长阱的情况下，阱衔接能够只能位于细长阱的边境之处，如阱的左右两侧70根本IC单元幅员设计–CMOSlayout71根本IC单元幅员设计–CMOSlayout72天线效应：-cmos晶体管的栅非常脆弱并容易损坏。-天线效应，是指多晶硅在采用反响离子刻蚀RIE〔ReactiveIonEtch〕的过程中，由于RIE反响室多达2000多伏的高压而在多晶硅栅上积累电荷，假设多晶硅栅面积较大，电荷积累较多，那么产生相应的电压，而使栅氧化层被损坏并导致晶体管失效。根本IC单元幅员设计–CMOSlayout介电资料刻蚀〔DielectricEtch〕、多晶硅刻蚀〔Poly-siliconEtch〕和金属刻蚀〔MetalEtch〕。73天线效应：-另一个工艺问题是，采用RIE刻蚀的第一层金属，也会产生电压，而传到与之衔接的晶体管栅上，产生天线效应一样的效果。-实践上由反响离子刻蚀poly、contact、metal、via时，都会出现同样的情况。根本IC单元幅员设计–CMOSlayout1〕跳线法。即断开存在天线效应的金属层，经过通孔衔接到其它层。74天线效应2〕可在衬底上制造一个小二极管并与晶体管栅金属相连，而限制所产生的电压幅度。称为“栅钳位二极管〞或者“NAC〔NetAreaCheck〕二极管〞。衬底二极管75天线效应：-并不是一切的栅都需求NAC二极管维护，假设一个栅用金属衔接到另一个器件的源漏区，那么那个器件源漏对衬底的二极管起到钳位作用。根本IC单元幅员设计–CMOSlay