吕国泰《电子技术》第7章触发器和时序逻辑电路

第七章触发器和时序逻辑电路电子技术1第三节计数器第二节存放器第一节双稳态触发器第七章触发器和时序逻辑电路第六节数字电路运用举例第四节数/模和模/数变换器第五节555定时器2第一节双稳态触发器一、RS触发器二、JK触发器三、D触发器3触发器——一种具有记忆功能的可以储存一位二值信号的根本单元电路,是构成时序逻辑电路的根本逻辑部件。在对数字信号进展算术运算和逻辑运算过程中，需求暂时保管(记忆)一定的代码(指令、操作数、或控制信号)，需求一种具有记忆功能的逻辑单元。第一节双稳态触发器双稳态触发器——有两个相反的稳定形状,从一个稳定形状转换为另一个稳定形状靠输入信号触发,输入信号消逝后,稳定形状能不断坚持下去。4第一节双稳态触发器按逻辑功能不同分为：R-S触发器、D触发器、JK触发器、T和T´触发器。分类：5第一节双稳态触发器数字电路特点：输出只取决于当前的输入组成：门电路，不存在记忆元件特点：输出取决于当前的输入和原来的形状组成：组合电路、记忆元件时序逻辑电路组合逻辑电路6一、RS触发器1.电路组成信号输出端：Q=0、Q=1的形状称0形状。Q=1、Q=0的形状称1形状。第一节双稳态触发器(一)根本R-S触发器由两个与非门交叉耦合而组成。反响线与非门&GB&GA两输入端SDRDQQ两互补输出端017反响线与非门在输入信号作用下，两个稳定形状“0〞态和“1〞态相互转换，当输入信号消逝后，电路形状能保管下来。&GB&GA两输入端SDRDQQ两互补输出端01一个触发器可存储1位二进制数码第一节双稳态触发器8QQSdRdSR逻辑符号&GB&GASdRdQQ低电平有效第一节双稳态触发器逻辑电路9第一节双稳态触发器0有0出1,全1出0

102.任务原理及逻辑关系&GB&GASdRdQQ1001101置0端〔复位端〕SdRd次态现态Qn+1Qn逻辑形状表①置0功能，当=0、=1时：不论原来为0还是1，都有=1；反响回GA后使Q＝0。既使消逝,Q端仍坚持0形状不变。SDRDQQQRD10第一节双稳态触发器&GB&GASdRdQQ0110

10010

次态现态SdRd110101置1端〔置位端〕Qn+1Qn逻辑形状表②置1功能,=1、=0时：不论原来Q为0还是1，都有Q=1；Q反响回GB后使Q=1、=0。既使消逝,Q端仍坚持1形状不变。SDRDSDQ11第一节双稳态触发器&GB&GASdRdQQ1101

1001001011

次态现态SdRd不变101101Qn+1Qn逻辑形状表③记忆功能,=1、=1时：设原态Q=0、=1，反响回GA，保证Q=0，当由0变为1时，Q反响回GB仍为0，触发器坚持原有形状不变，即原态被存储，具有记忆才干。SDRDQQRd12第一节双稳态触发器？&GB&GASdRdQQ00不定

10010010111101

次态现态SdRd不变011100Qn+1Qn逻辑形状表④形状不变，=0、=0时禁用：Q==1，不符合触发器的逻辑关系。且与非门延迟时间不能够完全相等，在两输入端的0同时撤除后，将不能确定触发器的形状,触发器不允许出现这种情况。SDRDQ13第一节双稳态触发器2.有记忆功能：电路具有两个稳定形状，在无外来触发信号作用时，电路将坚持原形状不变。4.缺陷：输出形状直接受输入信号的控制，运用范围受限。

说明100置0011置111保持记忆功能

00不定应禁止

3.有置0或置1功能:在外加触发信号时，电路可以触发翻转。&GB&GASdRdQQRdSd根本RS触发器特点归纳1.Rd、Sd负脉冲触发。Qn+114时钟脉冲CP(同步信号)——是一种控制命令〔触发信号〕，控制触发器翻转，是一串矩形脉冲。可控〔钟控或同步〕RS触发器——经过控制门实现时钟脉冲对输入信号控制的触发器。同步——各触发器翻转由同一时间控制。第一节双稳态触发器根本RS触发器缺陷：输出形状直接受输入信号的控制，运用范围受限。添加两个控制门和一个触发信号，让输入控制信号经过控制门传送。15一、可控RS触发器(一)电路组成&GD&GCSdRdQQ&GB&GACPSR时钟脉冲输入信号直接复位端直接置位端根本RS触发器输入控制门第一节双稳态触发器输入控制门——实现时钟脉冲对输入信号的控制。时钟脉冲——采用正脉冲〔CP高电平常翻转〕。16SdRdQQCP&GD&GC&GB&GASR第一节双稳态触发器任务过程普通不用，不用时,两者处于1形状〔高电平或悬空〕。加负脉冲〔低电平〕有效直接复位端和直接置位端——实践运用中，必需将触发器设置成某一初始形状，不经时钟脉冲控制，就可置0或置1。SDRD17第一节双稳态触发器SdRdQQCP&GD&GC&GB&GASR逻辑符号QQSRCPRdSdSCR18SdRdQQCP&GD&GC&GB&GASR1.当CP＝0时：R、S无论如何，GC、GD门输出均为1,被封锁，触发器坚持原形状。R、S不起作用。2.当CP＝1时：GC、GD被解除封锁,R、S输入端的信号作用到根本R-S触发器，触发器输出形状随R、S的形状而变化。(二)任务原理R、S经控制门变为反脉冲。011第一节双稳态触发器19SdRdQQCP&GD&GC&GB&GASRCP＝1时100①S=R=0：控制门输出1，坚持原态。②S=1、R=0：GC门输出0，那么Q=1。111010讨论第一节双稳态触发器20SdRdQQCP&GD&GC&GB&GASRCP＝1时1100➂S=0、R=1：GD门输出0，那么Q=0。➃S=1、R=1：GC、GD门输出0，那么触发器输出不确定。01110？讨论第一节双稳态触发器21逻辑形状表不允许出现第一节双稳态触发器

R

S说明00

不变100输出为0011输出为111

☓不定Qn+1QnSdRdQQCP&GD&GC&GB&GASR22第一节双稳态触发器[例7-1-1]假设Q的初始形状为0，画出输出端Q的波形图。RSCP不定CP高电平常触发器形状由R、S确定Q000SR01010111不定Qn+1Qn逻辑形状表00坚持1010101123加两条反响线R→Q〔R=Qn)S→Q(S=Qn)QQSdRd&GB&GACP&GD&GCSR反响使GC门和GD门分别受Q和Q控制,当计数脉冲加到CP端时,GC和GD两个门中只需一个门产生负脉冲,使触发器翻转。第一节双稳态触发器[例7-1-2]假设Q的初始形状为0，画出输出端Q的波形图。24设:触发器的初始形状为Q=0、Q=1,计数脉冲输入时CP=1。QQSdRd&GB&GACP&GD&GCSR011010101讨论GC门两个输入端都是1态,输出0，使触发器翻转到Q=1。GD门由Q反响线控制处于0态，不会输出0。第一节双稳态触发器CP端加计数脉冲,来一个计数脉冲翻转一次,翻转的次数等于脉冲的数目,构成计数器。25QQSdRd&GB&GACP&GD&GCSR10110触发器翻转之后，假设计数脉冲的高电平没及时降下来(或时钟脉冲过宽)，GD门受Q控制,就会输出负脉冲，使触发器产生不应有的新翻转，呵斥动作混乱。1010第一节双稳态触发器可控RS触发器缺陷：发生空翻景象。26C抑制方法——采用主从JK触发器或D触发器空翻景象——因时钟脉冲过宽,在一个时钟脉冲期间触发器发生多次翻转。Q=SQ=R第一节双稳态触发器00SR01010111不定Qn+1Qn逻辑形状表27第一节双稳态触发器可控RS触发器主要特点归纳逻辑符号QQSRCPRdSdSCR逻辑形状表

R

S说明00

不变100输出为0011输出为111

☓不定Qn+1QnRdSdQQCP&GD&GC&GB&GASR28第一节双稳态触发器2.电平触发方式：在CP＝1期间接纳输入信号，CP＝0时形状坚持不变。要求：在CP＝1期间触发信号坚持不变。1.电路具有两个稳定形状。3.有记忆功能：在无外来触发信号作用时，电路将坚持原形状不变。5.缺陷:计数时存在空翻问题。4.有计数功能：来一个计数脉冲，电路翻转一次，计数一次。归纳可控RS触发器主要特点29第一节双稳态触发器实验十三、RS触发器的功能验证实验目的：验证RS触发器的功能。建立电路：1.利用与非门组成RS触发器。实验步骤：1.记录指示灯的形状。2.与触发器的真值表相比较。2.利用指示灯来表示输出端的形状。EDA实验链接EDA1330第一节双稳态触发器EDA实验根本RS触发器31第一节双稳态触发器EDA实验结论:经过测试，验证了RS触发器的功能。实验数据：RSQ00保持01110

011不定32二、JK触发器1.电路组成一种功能完善，运用极广泛的电路。第一节双稳态触发器〔一〕主从JK触发器JCPK1RDSDQQ从触发器CSRCRS主触发器QQ两个可控RS触发器经过一个非门(反相器)相连,分别称主触发器和从触发器。从RS触发器的形状就是主从触发器的形状。主触发器具有双RS端,其中一对输入端标以J、K端。33第一节双稳态触发器QQJCPKRDSD1从触发器CSRCRS主触发器QQ反相器作用：主触发器和从触发器分别得到相位相反的时钟信号，把接纳输入信号和改动输出形状从时间上分开。CPCP=1期间:主触发器接受输入信号J和K,从触发器被封锁，形状不变。CP由1→0时:主触发器被封锁，形状不变，从触发器按照主触发器的输出形状转换。100134第一节双稳态触发器QQJCPKRDSD1从触发器CSRCRS主触发器QQCP2.任务原理主、从触发器分两步任务：第一步：在CP为高电平常:输入信号J、K存入主触发器，从触发器形状不变。第二步：在CP下降为低电平常:主触发器中保管的形状传送到从触发器，使两者形状一致。而主触发器形状不变。35第一节双稳态触发器QQJCPKRDSD1从触发器CSRCRS主触发器QQCP

J

K说明00不变010输出为0101输出为111计数翻转Qn+1QnQn逻辑形状表结论:当J=K=1时,每来一个时钟脉冲下降沿,触发器就翻转一次,具有计数功能36第一节双稳态触发器UCCSdCPK3K2K1Q141312111098134572J1J2J3RDQGND6CT1072QQJCKJKCPRdSdQQJCK&&K1CPRdSdK2J2J1多输入构造J=J1·J2CT1072型外引线陈列图逻辑符号37第一节双稳态触发器CP为高电平做预备，CP下降沿来时才翻转，隔离了信号的接纳和输出过程，有效防止了空翻景象。延迟输出——触发器输出形状的更新滞后于输入信号的接纳。CP前沿处主触发器翻转后沿处从触发器翻转38RSRdSd1CPJK后果：抗干扰才干差。

假设在CP=1期间，因外界干扰使J由0变成1,主触发器置1。当干扰消逝后,主触发器坚持置1态。3.“一次变化〞问题设现态为Qn=0,当J=K=0时，该当维持0形状不变。当CP下降沿到达时，从触发器翻转到置1态,而不是维持原形状0不变。从触发器Q́Q́CPSR主触发器QQ第一节双稳态触发器39第一节双稳态触发器归纳主从JK触发器特点逻辑符号

J

K说明00不变010输出为0101输出为111计数翻转Qn+1QnQn逻辑形状表QQJCKJKCPRdSdQQJCPKRDSD1从触发器CSRCRS主触发器QQCP40第一节双稳态触发器〔1〕具有置数、记忆、计数功能。〔3〕抑制了触发器空翻景象：主从触发器把信号的接纳和输出分为两个过程，任何时辰输入信号都不会影响输出的形状。归纳主从JK触发器特点〔2〕边沿触发方式——在CP＝1期间接纳输入信号,在CP下降沿到来时触发翻转。414.具有边沿触发方式的JK触发器为了加强抗干扰才干。触发器仅仅在时钟CP跳转时辰〔脉冲的上升沿或下降沿到来时〕才发生翻转，而在CP=1或CP=0期间，触发器的形状坚持不变。输入端的任何变化都不影响触发器的次态输出。第一节双稳态触发器常用集成边沿触发器有：双JK边沿触发器：CT3112/4112、CT2108等。单JK边沿触发器：CT2101/2102〔下降沿触发〕、CT1070〔上升沿触发〕。42第一节双稳态触发器1011111CP101J0K11CP下降沿处翻转[例7-1-3]某型号主从JK触发器，试画出输出端Q的波形图。QQ431.边沿触发方式在时钟脉冲CP上升沿到来时接纳输入信号，同时改动输出形状。在CP周期的其他时间，触发器的输出形状与输入信号无关。第一节双稳态触发器逻辑符号QQCDDCPRdSd上升沿触发翻转多为维持阻塞型D触发器。三、D触发器2.功能在时钟脉冲CP触发后，输出形状就是输入端D的形状。Qn+1=D44第一节双稳态触发器时钟脉冲到来之后Q的形状和它来到之前D的形状一样CPCP上升沿处翻转QQn+1=DD1010CP来前D形状CP来后Qn+1=D任务波形图45D触发器特点归纳

D

Qn+10011逻辑符号第一节双稳态触发器逻辑形状表QQCDDCPRdSd2.抑制了触发器空翻景象。1.边沿触发方式——在CP上升沿到来时触发翻转。3.加强了抗干扰才干。46第一节双稳态触发器[例7-1-4]知逻辑电路如图〔a〕,分析其逻辑功能。知输入信号D和时钟脉冲CP的波形如图〔b〕,试画出输出端Q的波形。

Dn

JKQn+1001011011DQn+1=Dn当J=D，K=D时，即K=J，K、J形状总是相反。逻辑功能与D触发器一样。QQJCKCPRdSd(a)JK触发器非门47第一节双稳态触发器1011111CP0CP下降沿处翻转Q[例7-1-4]知逻辑电路如图〔a〕,分析其逻辑功能。知输入信号D和时钟脉冲CP的波形如图〔b〕,试画出输出端Q的波形。101D(b)48第一节双稳态触发器[例7-1-5]知逻辑电路如图〔a〕、〔b〕,分析其逻辑功能。具有计数功能,即来一个CP，触发器就翻转1次QQSC11DR(a)具有计数功能的触发器称T′触发器。D触发器49第一节双稳态触发器当T=J=K,两触发器形状一样结论：根据需求，可将某种逻辑功能的触发器经过简单连线或附加控制门而转换为另一种逻辑功能的触发器。T

TQn+1说明

0Qn保持

1计数QnQQJCKCPRdSd具有此种计数功能的触发器称T触发器。J-K触发器50第一节双稳态触发器触发器的电路构造演化过程根本RS触发器两个“与非门〞构成可控RS触发器四个“与非门〞构成主从JK触发器八个与非门构成边沿D触发器六个与非门构成公共构造接受时钟控制抑制空翻景象加强抗干扰才干归纳51第一节双稳态触发器归纳电路具有两个稳定形状，在无外来触发信号作用时，电路坚持原形状不变。在外加触发信号时，电路触发翻转有计数功能：引入一个公用同步信号，来一个计数脉冲，电路翻转一次，计数一次电平触发式——触发器形状在CP=1期间翻转，在CP=0期间坚持不变有空翻触发器RS触发器触发器的类型同步RS触发器52第一节双稳态触发器归纳CP=1期间，主触发器接纳输入信号CP=0期间，主触发器坚持CP下降沿之前形状不变，而从触发器接受主触发器形状主从触发方式——主从触发器的形状只能在CP下降沿时辰翻转只能在CP上升沿(或下降沿)时辰接纳输入信号边沿触发式——电路形状只能在CP上升沿(或下降沿)时辰翻转无空翻触发器触发器的类型主从触发器边沿触发器53第一节双稳态触发器归纳主从触发器和边沿触发器异同处只能在CP边沿时辰翻转，因此都抑制了空翻，可靠性和抗干扰才干强，运用范围广相同处①电路构造和任务原理不同，因此电路功能不同②为保证电路正常任务，要求主从JK触发器的J和K信号在CP=1期间坚持不变；而边沿触发器没有这种限制，其功能较完善，运用更广相异处54第一节双稳态触发器根本RS触发器JK触发器D触发器

QnQn+11001

置00101

置11101

保持0001

不定RDSD

J

K00保持010置0101置111计数Qn+1QnQn

D

Qn+10011

S

RQn+100Qn保持101置1010置011Ø不定可控RS触发器特性表55第二节存放器一、数码存放器二、移位存放器56第二节存放器概述1.存放器：用来暂时存放指令、参与运算的数据或结果等的重要的数字电子部件。2.组成：主要由具有存储功能的双稳态触发器组合而成。一个触发器可以存放1位二进制代码，要存放n位二进制代码，需用n个触发器来构成。3.分类：从功能上分，有数码存放器、移位存放器。4.运用：非常广泛，是数字丈量和数字控制系统中常用的部件，是计算机的主要部件之一。57一、数码存放器清零Q0Q1Q2Q3存放指令第四位第三位第二位第一位d3d2d1d0CP〔一〕用D触发器组成的存放器QF2DCQF3DCQQF0DCQF1DCRD接纳脉冲待存数码4位数码存放器4个D触发器清零脉冲取出数码第二节存放器581.任务原理由清零脉冲、接纳脉冲、取数脉冲控制。〔2〕存放数码：设存放数码为1010，将其送至各触发器的D输入端，当接纳脉冲上升沿到达时，触发器F3、F1翻转为1态，F2、F0坚持不变，使Q3、Q2、Q1、Q0＝d3、d2、d1、d0＝1010，待存数码就暂存到存放器中。〔3〕取出数码：各数码在输出端Q3、Q2、Q1、Q0同时取出。每当新数据被接纳脉冲打入存放器后，原存的旧数据便被自动刷新。〔1〕清零：使各触发器复位。第二节存放器59清零Q0Q1Q2Q3存放指令第四位第三位第二位第一位d3d2d1d0CPQF2DCQF3DCQQF0DCQF1DCRD接纳脉冲上升沿到达待存数码4位数码存放器清零脉冲取出数码01010000010111第二节存放器602.CT1175触发器型4位集成存放器001清除1001送数1110送数CT1175逻辑功能表CRCPD4~D1QQ功能10Q0Q0保持恣意态第二节存放器61存放器CT11754的管脚引线图〔1〕异步清零无论存放器原为何种形状，只需清零端CR=0，即可使输出端Q4～Q1全部清零，而与时钟无关。〔2〕并行输入输出当CR=1时，CP脉冲上升沿使Q4、Q3、Q2、Q1=D4、D3、D2、D1，而Q4～Q1那么以反码方式输出数据。〔3〕坚持当CR＝1且CP＝0时，存放器坚持原来形状。CR11Q21Q31D42D52Q62Q7GND8911101213141516VCC4Q4Q4D3D3Q3QCPCT11754第二节存放器621.特点①由门电路构成；②只需中选通讯号LE＝1时，才干接纳信号。2.CT4375锁存器的组成是双2位的，由两个独立的锁存器单元构成，有独立的选通输入信号LE。4位锁存器CT4375管脚引线图1D011Q021Q031LE41Q151Q161D17GND8911101213141516VCC2D12Q12Q12LE2Q02Q02D0CT4375〔二〕用门电路构成的锁存器型存放器锁存二进制信号,使之稳定。第二节存放器63&&&11&11≥1≥14位锁存器CT4375单元逻辑电路LED1D0Q0Q0Q1Q1选通讯号接纳信号接纳信号第二节存放器640101置01110置1DLEQQ功能0Q0Q0保持CT4375锁存器型存放器逻辑功能表1.组成和特点：由多组存放器组成，排成阵列。可存放多字位信息。〔三〕存放器阵型存放器2.CT4170存放器阵型存放器：4×4存放器阵，可存放4个4位二进制数。如采用OC〔集电极开路〕构造，可接成“线与〞方式，广泛用于计算机中。第二节存放器65二、移位存放器存放器左移存放器右移存放器双向移位例:Q3Q2Q1Q0=0001,左移为Q3Q2Q1Q0=0010移位分类单向移位存放器双向移位存放器左移存放器右移存放器第二节存放器不仅能存放数码，还有移位功能。即在移位脉冲作用下实现数码逐次左、右移66Q3Q2Q1Q01数码输入D移位脉冲JKQCF0JKQCF1JKQCF2JKQCF3CPRDQQQQ清零串行输入：存放的数码从高位到低位依次送到第一个触发器。〔一〕J-K触发器组成的四位移位存放器第二节存放器67D＝0时，第二个移位脉冲的后沿来到时使F0和F1同时翻转，由于F1的J端为1，F0的J端为0，所以Q1＝1，Q0＝0，Q2和Q3仍为0。依此类推，移位一次，存入一个新数码，直到第四个移位脉冲的后沿来到时，四个数码便依次全部存放到存放器中，存数终了。任务原理：清零：任务之初先清零。然后把存放的二进制数1011从高位到低位依次串行送到D端。D＝1时：第一个移位脉冲的后沿来到时，触发器F0翻转，Q0＝1，其它触发器依然坚持0态。第二节存放器6800000清零10001左移一位20010左移二位30101左移三位41011左移四位移位脉冲数移位过程存放器中的数码Q3Q2Q1Q0挪动存放器中数码挪动情况的形状表并行输出：从输出端同时输出假设干数码。串行输出：从输出端逐次〔位〕输出假设干数码。第二节存放器69〔二〕CT4194四位双向移位存放器0直接清零100坚持201右移〔Q0向Q3顺序移位〕310左移〔Q0向Q3顺序移位〕411并行输入功能较强，除了清零和坚持功能外，还可左移右移，并行输入、并行取出数据。CPCRM1M0功能CT4194型四位双向挪动存放器逻辑功能表第二节存放器70并行输入UCCQ0Q1Q2M0CPGNDCRD2Q0Q1Q2Q3CPM1M0CRRD0D1D2D3LM1Q3DSRD0D1D3DSLCT4194CT4194四位双向移位存放器的管脚图清零端右移串行输入端左移串行输入端任务方式控制端时钟脉冲输入端第二节存放器71CT4194的功能和任务过程：〔2〕坚持：当M0和M1均为低电平常，CP被制止，各触发器不动作，处于坚持形状。〔3〕并行输入：当任务方式控制端M0、M1均为高电平，在时钟脉冲〔CP〕上升沿作用下，并行数据D0～D3被送入相应输出端Q0～Q3。此时串行数据输入DSR、DSL被制止。〔4〕右移串行输入：当M0为高电平、M1为低电平常，在CP上升沿作用下进展右移操作，数据由DSR送入。〔5〕左移串行输入：当M0为低电平、M1为高电平常，在CP上升沿作用下进展左移操作，数据由DSL送入。〔1〕去除：当CR=0时，各触发器清0，去除原有的数据，输出端Q0～Q3均为低电平。第二节存放器72串行加法器是实现两个二进制数逐位依次相加的部件。串行加法器电路图[例7-2-1]运用举例：串行加法器。第二节存放器73〔1〕先将各存放器、触发器清零。串行加法器的任务过程：〔2〕令SRG4〔1)、SRG4〔2〕处于并行输入形状，利用送数脉冲将加数A3A2A1A0和被加数B3B2B1B0分别送入相应的存放器中。〔3〕在移位脉冲CP作用下，SRG4〔1〕和SRG4〔2〕中的数据逐次右移〔低位在前，高位在后〕，并在全加器中逐位〔串行〕相加。〔4〕每次相加终了，本位和数Si存入存放器SRG4〔3〕中，进位数Ci存入进位触发器FC中，供全加器下一位相加时运用。第二节存放器741.存放器用来存放二进制数据或代码的电路，是一种根本时序电路。任何现代数字系统都必需把需求处置的数据和代码先存放起来，以便随时取用。2.分类：存放器分为数码存放器和移位存放器两大类。

存放器归纳3.移位存放器：数据可以在移位脉冲作用下依次逐位右移或左移。第二节存放器75第三节计数器一、二进制加法计数器二、十进制加法计数器76第三节计数器概述1.计数器——一种累计输入脉冲数目的逻辑部件。2.分类按计数功能分按计数进位制分按内部各触发器的动作步伐分计数器减法计数器加法计数器异步计数器同步计数器二进制计数器十进制计数器N进制计数器3.用途——用于定时、分频及进展数字运算等。77第三节计数器1.概念一、二进制加法计数器二进制只需0和1两个数码，加法规律是逢二进一，即0＋1＝1，1＋1＝10。也就是每当本位是1再加1时，本位就变为0，而向高位进位，使高位加1。由于双稳态触发器有0和1两个形状，所以一个触发器可以表示一位二进制数，假设要表示n位二进制数，就要用n个双稳态触发器。要实现四位二进制加法的计数那么必需用4个双稳态触发器。n位二进制加法计数器,能记最大十进制数n2-178

计数脉冲数

二进制十进制

Q3

Q2

Q1

Q0000000100011200102300113401004501015601106701117810008

9

1

0

0

1910

10

1010111011111211001213110113141110141511111516000004位二进制加法计数器最高位恢复原始形状0000793.分类第三节计数器2.特点：每来一个脉冲，最低位触发器翻转一次，而高位触发器是在相邻的低位触发器从1变为0进位时翻转。二进制加法计数器异步计数器同步计数器80第三节计数器1.电路组成〔一〕异步二进制加法计数器RDQ3Q2Q1Q0计数脉冲CPJKQCF3JKQCF2JKQCF1JKQCF0清零4个主从型J－K触发器J、K端悬空，相当于1C端与相邻低位触发器的Q端相连最低位触发器每来一个计数脉冲就翻转一次，高位触发器只需当相邻的低位触发器从1变0,而向其输出进位脉冲时才翻转。81第三节计数器异步计数器：计数脉冲CP不是同时加到各位触发器。各位触发器形状变换的时间先后不一，只需在前级触发器翻转后,后级触发器才干翻转。同步计数器：计数脉冲CP同时接到各个触发器，各触发器形状的变换与计数脉冲同步。优点:电路较简单。缺陷：各触发器逐级翻转，任务速度较慢。优点：各触发器同步翻转，任务速度快。缺陷：电路较复杂。2.异步和同步计数器的区别82第三节计数器RDQ3Q2Q1Q0计数脉冲CPJKQCF3JKQCF2JKQCF1JKQCF0清零3.任务过程①清零:RD为负脉冲，Q=0。②第一个CP后沿来时:F0翻转,Q=1,F1~F2形状不变。③第二个CP后沿来时:F0、F1翻转,F2形状不变。④Q0每来一个CP后沿，改动一次。而Q1、Q2看前一位的后沿而定。下降沿触发翻转000011083第三节、计数器第三节计数器

任务波形图2分频4分频8分频每个触发器翻转的时间与计数脉冲不同步C12345678分频概念:CP:f=f0Q0:f=1/2f0二分频Q0Q1Q2Q3Q1:f=1/4f0四分频84第三节计数器〔二〕同步二进制加法计数器Q3Q2Q1Q0计数脉冲JKQF0JKQF1JKQF2JKQF3CPRD特点：各个触发器的时钟脉冲为同一个计数输入脉冲，它们形状的更新是同时的。清零J端之间和K端之间是与逻辑关系对每一个触发器而言，只需几个J端全为1时，J端是1，否那么是0。多个J端和K端85第三节计数器〔1〕F0：每来一个计数脉冲就翻转一次。故J0=K0=1。〔2〕F1：在Q0=1时再来一个脉冲才翻转一次，故J1=K1=Q0。〔3〕F2：在Q1=Q0=1时再来一个脉冲才翻转一次，故J2=K2=Q1Q0。〔4〕F3：在Q2＝Q1=Q0=1时再来一个脉冲才翻转一次，故J3=K3=Q2Q1Q0。1.任务原理当J＝K＝1时，计数脉冲使触发器翻转。当J＝K＝0时，计数脉冲来到触发器CP端后触发器形状不变。86

计数脉冲数

二进制十进制

Q3

Q2

Q1

Q0000000100011200102300113401004501015601106701117810008

9

1

0

0

1910

10

1010111011111211001213110113141110141511111516000004位二进制加法计数器最高位恢复原始形状000087第三节计数器计数器溢出——在4位二进制计数器中，当输入第16个计数脉冲时，计数器前往原始形状0000，假设有第5位触发器，应为10000〔二进制16〕，但现只需4位触发器，10000记录不下来，称计数器溢出。4位二进制加法计数器,能记最大十进制数15：42-1=151个4位二进制加法计数器也是个1位十六进制加法计数器,“逢十六进一〞。88第三节计数器Q2Q1Q0计数脉冲CPJKQF0CJKF1CJKQF2CQ[例7-3-1]分析逻辑电路的逻辑功能，阐明其用途。设初始形状为000。RD清零89第三节计数器解：〔1〕各触发器的J、K端的逻辑关系式：(2)因初始形状为000，故各触发器J、K端的电平：F0：J0＝1，K0=1F1：J1＝1，K1=1F2：J2＝0，K2=1F0：J0＝Q2，K0=1F1：J1＝1，K1=1F2：J2＝Q1·Q0，K2=1[例7-3-1]分析逻辑电路的逻辑功能，阐明用途。JK触发器

J

K00保持010置0101置111计数Qn+1QnQn90第三节计数器根据J－K触发器的逻辑功能，当第一个计数脉冲来到时得出各触发器的下一形状。由于第二个触发器F1的触发信号来自Q0，所以它只在Q0从1变0时才干翻转，因此第二个计数脉冲来到时只需F0翻转，其它不翻转，故下一形状为001。再以001分析下一形状。这时F0和F1都翻转，得出010。以此类推，列出下页的形状表。可见，累计数递增，经过5个计数脉冲循环一次，所以该逻辑电路是一位五进制加法计数器。由于计数脉冲不是同时加到各触发器，因此它是异步计数器。[例7-3-1]分析逻辑电路的逻辑功能，阐明用途。91第三节计数器[例7-3-1]分析逻辑电路的逻辑功能，阐明用途。原形状控制端下形状CPQ3Q2Q1J3=K3=J2=K2=J1=K1=Q3Q2Q1Q1∙Q21111Q300000001000011111001

2001011111010301001111101140111111111005100011101000置0置0逻辑电路形状表92第三节计数器2.TTL中规模集成二进制计数器0d3d2d1d0d3d2d1d01000加法计数11坚持1001减法计数11坚持以CT4169型4位二进制可逆〔加/减〕计数器为例。CT4169逻辑功能表LDCTpCTTU/DCPD3D2D1D0Q3Q2Q1Q0恣意态93第三节计数器CT4169管脚外引线图CP：计数器时钟脉冲输入端D3、D2、D1、D:预置数输入端Q3、Q2、Q1、Q0:计数器输出端CTP、CTT：计数控制端CO：进位/借位输出端U/D1CP2D03D14D25D36CTP7GND8911101213141516VCCCOQ0Q1Q2Q3CTTLDCT4169U/D(downUP):可逆计数控制输入端(1:加法计数,0:减法计数)。94第三节计数器CT4169的功能〔1〕同步预置：可使计数器从某一预置值开场，当到达计数最大值并产生进位〔借位〕信号时，使预置控制有效，计数器接受预置值并从该值开场新一轮计数。因此可经过设置不同的预置值来构成恣意制的计数器。〔2〕同步加/减法计数：当LD=1、CTP和CTT=0时：假设U/D=1，对CP脉冲加法计数。假设U/D=0，进展减法计数。计数时，Q3～Q0同时变化，故为同步计数。〔3〕坚持：LD=1、CTP和CTT至少有一端为1时，计数器坚持原来形状不变。95第三节计数器用CT4169构成的五进制加法计数器CT4169构成的五进制计数器的接线图1计数脉冲高位计数器D3Q3Q1Q0Q2D2D1D0CPU/DLDCTPCOCTTCT4169用4位二进制计数器，构成五进制计数器，需采用反响置数法。4位二进制计数器96第三节计数器反响置数法——利用反复预置某个数值的方法，使计数器跳过假设干不需求的形状，得到恣意进制的计数器。第1个CP脉冲来到时，计数值为1100，第4个CP脉冲来到时，计数值为1111，第5个CP脉冲来到时，计数器变为0000。CT4169的预置数应为24-5＝11〔即二进制数1011〕，现将预置端D3～D0置为1011形状，U/D端为1。计数器从初始1011开场计数。此时进位端CO向高位送出一个进位脉冲，并使预置数控制端LD＝0，将预置数重新送入计数器，开场下一轮计数。97第三节计数器二、十进制加法计数器4位二进制加法计数器的计数形状有16个，为了表示十进制数的10个数码，需求去掉6种形状。至于去掉哪种，可有不同的编码方法。〔一〕概念常用的8421BCD编码方式，是取4位二进制数前面的0000～1001来表示十进制的0～9十个数码，而去掉后面的1010～1111。要求4位二进制计数器从0000开场计数,到第九个脉冲作用后变为1001,再输入第十个脉冲前往初始形状0000。经过10个脉冲循环一次，实现“逢十进一〞。98计数脉冲数

二进制数十进制数

Q3

Q2

Q1

Q0

0000001000

11200102300113401004501015601106701117810008

910019100000进位8421十进制加法计数器归零99计数脉冲

二进制十进制

Q3

Q2

Q1

Q0000000100011200102300113401004501015601106701117810008

9

1

0

0

1910

10

1010111011111211001213110113141110141511111516000016二进制加法计数器F3翻转为0F1不翻转100第三节计数器〔二〕任务原理计数脉冲RDCPQ3Q2Q1Q0QJKQCF1JKQCF2JKQF3CF0JKQCJ端之间和K端之间是与逻辑关系101第三节计数器1.各触发器形状变化规律(1)F0：J0=K0=1，每来一个计数脉冲就翻转一次。(3)F2：J2=K2＝Q1Q0，在Q1＝Q0＝1时再来一个脉冲才翻转一次。(4)F3：J3=Q2Q1Q0，K3＝Q0，在Q2＝Q1＝Q0＝1时来到第八个计数脉冲才由0翻转为1，而在第十个计数脉冲时由1翻转为0。发出溢出或向高位送出进位信号。(2)F1：J1=Q3Q0,K1=Q0，在Q3＝1和Q0=1时再来一个脉冲才翻转一次。102第三节计数器2.任务过程〔1〕初始形状为0000，J0＝K0＝1，J1＝K1＝0，J2＝K2＝0，J3＝K3＝0，在第一个计数脉冲作用下，F0翻转为1，使Q0＝1，其他触发器不翻转，坚持0态，计数器形状为0001。〔2〕再根据Q3、Q2、Q1、Q0＝0001，求得各触发器控制端的电平，由此可得第二个计数脉冲作用后的下一形状为0010。〔3〕以此类推，当Q3、Q2、Q1、Q0＝1001时，有J0＝K0＝1，J1＝0，K1＝1，J2＝K2＝0和J3＝0，K3＝1，所以当第十个计数脉冲到来时，使F0翻转为0，F3翻转为0，F2和F1坚持0态不变，因此得到Q3Q2Q1Q0＝0000，又回到初始形状。103第三节计数器CPQ3Q2Q1Q0J3=K3=J1=K2=J1=K1=J0=1K1=1Q2Q1Q0000000000001110001010011112001000000011300110111111140100000000115010101001111601100000001170111111111118100000000011910010100011110000000000011计数器形状控制器F3F2F1F0Q0Q1Q0Q1Q0Q0十进制加法计数器时序表计数脉冲Q3Q0104第三节计数器Q0Q1Q2Q3CP123456789103.任务波形图0000105第三节计数器CT4190同步十进制可逆计数器0d3d2d1d0d3d2d1d0101减法计数11保持100加法计数LDCTU/DCPD3D2D1D0Q3Q2Q1Q0CT4190逻辑功能表〔三〕TTL中规模集成十进制计数器106第三节计数器CT4190管脚引线图CT4190的功能〔1〕异步预置：当LD＝0时，无论时钟端CP处于什么形状，都可将输出端Q3～Q0预置成D3～D0端的输入数d3～d0。〔3〕坚持:当LD＝1、CT＝1时，计数器坚持原来形状不变。〔2〕同步加/减法计数：当LD＝1、CT＝0时，假设U/D=0，为加法计数；假设U/D＝1,为减法计数，片内为并行进位，所以是同步计数。D11Q12Q03CT4U/D5Q26Q37GND8911101213141516VCCD0CPCRCO/BOLDD2D3CT4190多一个行波时钟输出端107第三节计数器CT4190管脚引线图〔4〕级间进位/错位。D11Q12Q03CT4U/D5Q26Q37GND8911101213141516VCCD0CPCRCO/BOLDD2D3CT4190多一个行波时钟输出端当计数上溢(加法计数)或下溢(减法计数)时:进位/错位端CO/BO输出一个宽度约为CP脉冲周期的高电平脉冲；而行波时钟输出端CR那么输出一个宽度为CP低电平部分的低电平脉冲。因此利用CR端可以将N片CT4190级联为N位十进制同步计数器。108第三节计数器利用二进制计数器或十进制计数器外部不同方式的衔接可构成恣意进制计数器。反响置零法：利用计数器的清零端强迫计数器清零，电路跳过某些形状，重新开场新一轮计数。可用已有的计数器得出小于原进制的计数器。讨论如何构成N进制计数器?〔三〕恣意进制计数器常有两种方法：反响置数法：利用预置数复位。109第三节计数器&G进位输出1计数输入1预置输入D3Q3Q2Q1Q0D2D1D0CTPCTTCT4161CPCOLDCR(a)根本电路由4位二进制同步计数器CT4161构成的十进制计数器。计数控制端与非门第十个计数脉冲来时0101000行波时钟输出端清零110第三节计数器图(a)中，当它的复位端CR＝0时，其输出端Q3～Q0被全部清零。设计数器从0000开场计数，输入第九个计数脉冲之后，计数器形状为1001，第十个计数脉冲的上升沿使计数器形状成为Q3Q2Q1Q0＝1010。此时与非门G的输出为CR＝Q3·Q1＝0，使得计数器异步〔即与CP形状无关〕清零，回到初始形状，并从CO端输出一个进位信号。电路接线简单，但可靠性比较差。动作稍慢的触发器来不及复位,计数器不能正常清零。111第三节计数器RSQQ(b)改良方式根本R-S触发器G&与非门利用根本R-S触发器维持清零信号。1计数输入1D3Q3Q2Q1Q0D2D1D0CTPCTTCT4161CPCOLDCR010100第十个计数脉冲来时00行波时钟输出端清零01112第三节计数器图(b)改良方式当第十个计数脉冲使计数器进入1010形状后，与非门G输出低电平，使根本R-S触发器复位，Q端输出的低电平将使CT4161清零，这时虽然G门低电平输出信号消逝，但根本R-S触发器形状不会发生改动，将维持清零信号。直到计数脉冲CP回到低电平，根本R-S触发器被置1，计数器的清零信号才消逝。可靠性比较强。113第三节计数器[例7-3-2]分析二-五-十进制计数器CT4090的逻辑功能。〔a〕逻辑图RDR9(1)R9(2)&QJKQF1JKQF2QJKQF3RDRDRDSDSDQ1Q2Q3Q0QJKQF0R0(1)R0(2)&CCCCCP1CP0时钟脉冲清零输入置9输入110110000110清零十进制数9114第三节计数器110☓000000计数000计数00计数00计数R0(1)R0(2)R9(1)R9(2)Q3Q2Q1Q0CT4090十进制计数器的功能表01110010清零时，至少有一端为0，保证可靠清零115第三节计数器CP0Q0Q3Q1Q2141312111098134572R0(1)6CT4090GNDCP1R0(2)UCCR9(1)R9(2)〔b〕CT4090外引线陈列图试分析：〔1〕只输入计数脉冲CP0时，是几进制计数器？〔2〕只输入计数脉冲CP1时，是几进制计数器？〔3〕将Q0端与CP1端衔接，输入计数脉冲CP0，是几进制计数器？[例7-3-2]分析二-五-十进制计数器CT4090的逻辑功能。116第三节计数器解：〔2〕只输入计数脉冲CP1，由Q3、Q2、Q1端输出，为五进制加法计数器。〔3〕各触发器的J、K端的逻辑式是F0：J0＝1，K0＝1F1：J1＝Q3，K1＝1F2：J2＝1，K2＝1F3：J3＝Q2·Q1，K3＝1然后，从初始形状0000开场逐渐由现形状分析得出下一形状，不断分析到恢复初始形状0000，可知是8421BCD码十进制计数器。〔1〕只输入计数脉冲CP0，由Q0端输出，F1～F3三位触发器不用，为二进制加法计数器。117第三节计数器1.计数器是一种运用非常广泛的时序电路，除用于计数、分频外，还广泛用于数字丈量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是现代数字系统中不可短少的组成部分。2.计数器可利用触发器和门电路构成。但在实践任务中，主要是运用集成计数器。在用集成计数器构成N进制计数器时，需求利用清零端或置数控制端，让电路跳过某些形状电路，重新开场新一轮计数。归纳计数器118第四节数/模和模/数变换器一、数/模变换器二、模/数变换器119第四节数/模和模/数转换器概述模拟量和数字量的相互转换很重要。要运用计算机对某消费系统进展控制，首先必需把模拟量转换为数字量，才干送到计算机中进展处置和运算；然后还要将处置和运算得出的数字量转换为模拟量，才干驱动执行机构实现对被控制的模拟量进展控制。1.转换的意义ADC和DAC是沟通模拟电路和数字电路的桥梁，是计算机与外部设备的重要接口,也是数字丈量和数字控制系统的重要部件，运用非常广泛。120第四节数/模和模/数转换器数字接口被测对象传感器微机模数转换数字接口数模转换功率放大伺服机构自动控制系统表示图数字信号模拟信号处置模拟电信号121第四节数/模和模/数转换器模/数转换器：能将模拟量转换为数字量的电路，简称A/D转换器或ADC。数/模转换器：能将数字量转换为模拟量的电路，简称D/A转换器或DAC。Digital-AnalogCon