输入输出(IO)系统

第10章输入输出(I/O)系统10.1输入输出(I/O)系统概述输入输出系统包括外部设备及其与主机之间的控制部件.I/O设备在8,9章已介绍,本章主要介绍控制部件---设备控制器(设备适配器或接口)的工作原理及其与主机之间传送信息的方法.10.1.1输入输出设备的编址及设备控制器的根本功能CPU为便于对I/O设备进行寻址和选择,必须为I/O设备进行编址.即每台外设赋予一个地址码---设备码或设备代码.CPU访问I/O设备有两种寻址方式:专设I/O指令(I/O设备独立编址)2.利用访存指令完成I/O功能,(I/O设备与内存统一编址)IBMPC等系列机设有专门I/O指令,寻址可达1024(A9~A0),A9=0寻址系统板，“1〞扩展板设备控制器(I/O接口)的根本功能:实现主机和外围设备之间的数据传送.2.实现数据缓冲,以到达主机和外设速度匹配3.接受主机命令,提供设备接口状态,并按主机命令控制设备.输入输出接口类型:1.按数据传送宽度分:并行接口和串行接口.2.按控制方式分:程序控制I/O接口、程序中断I/O接口和DMA接口。10.1.2I/O设备数据传送控制方式一般分五种:程序直接控制(programeddirectcontrol)方式一般在用户程序中安排输入输出指令和其他指令直接控制外设工作。2.程序中断传送(programinterrupttransfer)方式由中断效劳程序完成数据传送工作.3.直接存储器存取(directmemoryaccess)方式DMA方式是在外设和主存之间开辟直接的数据传送通路.4.I/O通道控制(I/Ochannelcontrol)方式“通道〞不是一般概念的I/O通路,它是一个专用名称.具有自己的指令系统,实现指令所控制的操作,已具备处理机的功能。如图10.1占用总线一个周期---“周期窃取〞5.外围处理机(peripheralprocessorunit)方式输入输出处理机又称外围处理机(PPU),其结构更接近一般处理机,甚至就是小型机或微机.根本独立于主机工作,除完成I/O控制外,还可完成码制变换、格式处理、数据块检错、纠错等。重点掌握中断和DMA方式10.2.1中断的作用、产生和响应1.中断的作用10.2程序中断输入输出方式⑴CPU与I/O设备并行工作⑵硬件故障处理(3)实现人机联系(4)实现多道程序和分时操作(5)实现实时处理(6)实现应用程序和操作系统〔管态程序〕的联系(7)多处理机系统各处理机间的联系2.有关中断的产生和响应的概念⑴中断源引起中断的事件，即发出中断请求的来源。中断源的种类：外中断---外部设备发来的中断。内中断---硬件故障或程序出错引起的中断。软中断---由中断指令引起的中断。中断触发器：设备控制器中设有“中断触发器〞，当中断源发来中断时将其置“1〞，由此向CPU发出中断请求信号。(2)中断的分级与中断优先权优先权是指多个中断同时发生时，对各个中断响应的优先次序。中断源很多时，一般把中断按不同的类别分为假设干级，称为中断级。(3)禁止中断和中断屏蔽禁止中断是指有中断请求时，CPU不能中止现行程序的执行，一般是通过使CPU内部的“中断允许触发器〞清“0〞来完成的。置“1〞为允许中断。可用开、关中断指令来实现。中断屏蔽：当产生中断请求后，用程序方式有选择地封锁局部中断，而允许其他局部中断得到响应。实现方法是为每个中断源设置一个中断屏蔽触发器，该触发器为“1〞，那么屏蔽。为“0〞那么允许中断请求。各设备的中断屏蔽触发器组成中断屏蔽存放器。中断又分可屏蔽中断和非屏蔽中断。后者优先权最高。中断处理过程(1)关中断10.2.2中断处理(2)保存断点和现场(3)判别中断源，转向中断效劳程序(4)开中断(5)执行中断效劳程序(6)退出中断----关中断、恢复现场、恢复断点，开中断、返回原程序。主程序中断程序可用软件和硬件两种方法(1)查询法2.判别中断源利用程序按一定次序检查各设备的“中断触发器〞，当遇到第一个“1〞时，即找到。(2)串行排队链法用硬件确定中断源。01101010D0D7中断响应中断允许输入中断允许输出中断排队选中多重中断是指在处理某一中断过程中又发生了新的中断请求，从而中断该效劳程序，又转去执行新的中断处理。又称中断嵌套。3.多重中断处理一般在处理某级中断时，与它同级或比它低级的中断不能中断它的处理。而比它高级的中断可以中断它。图10.5是一个4级中断嵌套的例子。10.2.3程序中断设备接口的组成和工作原理程序中断设备接口的组成：(1)设备选择器相当于地址译码器。(2)

中断控制和工作状态逻辑包括：工作状态存放器〔忙、完成触发器〕中断请求、中断屏蔽触发器(4)数据缓冲存放器(3)

中断排队和设备码回送逻辑程序中断控制逻辑已有专用芯片Intel8259A中断控制器组成：中断请求存放器、中断状态存放器、优先级判断器、中断屏蔽存放器、中断控制逻辑、数据缓冲器/比较器和读写逻辑。中断请求存放器：存放IR0-IR7中断请求信号，哪位有请求，哪位置1。中断状态存放器：存放正在被效劳的中断级。中断屏蔽存放器：对中断信号起屏蔽作用。哪一级中断被屏蔽，哪位置1。优先级判断器：将产生的中断请求优先级与“正在效劳的中断〞进行比较。确定是否让这个中断请求送给处理器。读写控制逻辑：决定数据的传送方向和内部存放器。级联缓冲器/比较器：用于多片级联及数据缓冲方式。8259中为每个中断请求设置一个中断类型码〔8位〕初始化时设定00001D0D7000IR0001IR1111IR7每个8259最多控制8个中断信号，但可通过级联处理64个中断。实验四、TEC-2实验计算机多级中断实验一、实验目的：1.加深理解计算机系统中断工作原理及处理过程。2.了解优先权中断控制电路INTEL8214及输入输出接口电路8212的工作原理。二、实验内容：1.利用TEC-2实验计算机与中断控制电路8214和八位输入输出接口电路8212，设计一个有三级中断源，可实现中断嵌套的中断系统。2.主程序在终端上重复显示“M〞字母，最高级显示“7〞，次高级显示“6〞，最低级显示“5〞。一、八位输入输出接口电路INTEL8212EN=1锁存器输出；MD=0,DS2=1,DS1=INTASTB脉冲使D触发器为“0〞发INT,CLR或DS1,DS2使D触发器为“1〞，去除INT8212包括三局部：数据锁存器：由8个D触发器构成。CP脉冲到来时，把输入数据(Di)锁存到Qi端。输出缓冲器：由8个三态门构成，当EN=1时，Do有输出。EN=0,三态门关闭，输出呈高阻状态。控制逻辑电路：包括中断请求触发器、其他门电路。DS1，DS2为器件选择信号，DS1=0，DS2=1，三态门翻开，中断触发器置1。MD为工作方式控制信号，MD=1，由DS1，DS2执行锁存操作。MD=0时，由STB执行锁存。CLR使数据锁存器复位。中断请求触发器置位时(Q=1)，芯片处于非中断请求状态,当DS1=0，DS2=1时，总能产生中断信号，但由于DS1，DS2是由CPU使用的，一般是在DS1，DS2无效时，由STB下降沿产生中断。中断过程：MD=0时,由STB选通脉冲将数据锁存在8212，同时当STB下降时，使中断触发器清0，发出INT中断请求。CPU响应中断后，使DS1，DS2有效翻开三态门，取走数据；同时使中断触发器置1，当CPU取走数据后，DS1，DS2无效，将关断三态门并去除中断请求。实验中MD=0,CLR,DS2接高电平，当来STB选通脉冲时，8212发出INT中断请求TEC-2响应中断后发回INTA信号，一方面去除中断请求〔D触发器置“1〞〕，一方面使EN为“1〞，送出中断向量。84h二、八级优先权控制电路INTEL8214中断禁止触发器中断请求触发器八级优先权控制电路INTEL8214引脚名：R0~R7:请求级别，R7优先权最高。B0~B2:现行状态SGS:StatusGroupSelectCLK:ClockECS:EnableCurrentStatusA0~A2:请求级别INTE:InterruptEnableINT:InterruptELR:EnableLevelReadETLG:EnableThisLevelGroupENLG:EnableNextLevelGroup八级优先权控制电路INTEL8214组成：1.中断请求锁存器及优先权编码器用于锁存中断请求R0~R7，LC是锁存器控制信号LC=0，允许锁存,禁止中断触发器=“1〞时禁止锁存。LS是锁存器状态信号，有中断信号锁存时，LS=1优先权编码器用于对中断请求排队，当有两个以上申请时，只输出最高级编码000~111，一方面送比较器，一方面经OC门输出。当ECS到来时，允许现行状态输入2.现行状态存放器用于存放现行中断源的优先级别，可用输出指令把现行状态的优先权编码送入该存放器。B0~B2送入的是反码，在内部变为原码后与A0~A2比较。假设A>B，那么使中断触发器置“1〞，并输出。假设A<B，那么不发中断请求，继续原中断处理。SGS是状态组选择信号，SGS=“1〞时，不比较，有中断请求就发INT信号。ELR,ETLG,ENLG用于多片8214级连，只一片时那么ELR=“0〞,ETLG=“1〞,ENLG悬空使用8214要注意以下几点：1.开中断前，主程序必须为现行状态存放器送全“1〞〔即且SGS=“1〞。准备接收任一个中断请求。2.由于CPU不能读出8214状态存放器的内容,必须把现行优先权的副本存入RAM或某一存放器,以便恢复时使用.3.所有中断级是实际值的反码。初始化8214状态存放器的程序是:A800MOVR0,000F;R0=000F(B0~B2=111)OUT84;送现行状态存放器MOVR3,R0;保存现行状态存放器到R3EI;开中断TEC-2计算机中断处理过程:接到INT信号后,假设处于开中断状态,那么进入中断处理周期.1.发回中断响应信号INTA,(DS1=0,DS2=1)允许8212送出中断向量.(DO4~DO6=P0~P2)2.CPU读数据总线将中断向量送AR,按(AR)内容取出中断效劳程序入口地址送PC.3.执行中断处理程序.84h08DD098812MOVR3,R0EI0899:DI1.CPU暂停方式2.CPU周期窃取方式3.直接访问存储器工作方式10.3DMA输入输出方式10.3.1DMA三种工作方式10.3.2DMA控制器组成10.3.2DMA控制器组成1.设备存放器主存地址存放器(MAR):存放主存缓冲区首地址.每传送一个字,自动加1.外围设备地址存放器(ADR):存放I/O设备的设备码或表示设备信息存储区的寻址信息.字数计数器(WC):存放传送数据的总字数,每传送一个字,计数器自动减1,为0时表示传送结束。控制与状态存放器(CSR):存放控制字和状态字。数据缓冲存放器(DBR):暂存I/O设备与主存传送的数据。各存放器均有自己的地址,CPU可对这些存放器进行读/写。2.中断控制逻辑DMA中断控制逻辑负责向CPU申请对DMA进行预处理和后处理.3.DMA控制逻辑一般包括设备码选择电路,DMA优先排队电路,产生DMA请求的线路等.在DMA取得总线控制权后控制主存和设备之间的数据传送.4.DMA接口与主机和I/O设备两个方向的数据线、地址线和控制信号以及有关收发与驱动线路。DMA的传送过程分三个阶段：1.DMA预处理2.

DMA控制I/O设备与主存之间的数据传送3.CPU中断原程序进行后处理。10.3.3DMA的数据传送过程I/O设备启动后，假设为输入数据，那么进行以下操作：1.从输入设备读入一个字到DBR。2.向CPU发DMA请求，取得总线控制权后，将DBR中的数据送入主存数据存放器。3.将DMA中的MAR内容送主存地址存放器，启动写操作，将数据写入主存。4.WC内容减1，MAR内容加1，指向下一字地址。5.判WC=0？不为0，继续传送；为0，置结束标志，向CPU发中断请求。假设为输出数据，那么进行以下操作：1.将MAR的内容送主存地址存放器。2.读内存，将对应单元内容送入主存数据存放器。3.将主存数据存放器的内容送DMA的DBR。4.将DBR的内容送输出设备。5.WC内容减1，MAR内容加1，指向下一字地址。6.判WC=0？不为0，继续传送；为0，置结束标志，向CPU发中断请求。10.3.4软盘接口逻辑电路举例DMA控制器：Intel8257,Intel822858257DMA控制器含有4个独立通道。〔CH0—CH3)每个通道有：16位地址存放器：存放主存首地址16位字节计数器：存放传送字节数工作方式和状态存放器在DMA传送前，CPU必须对8257初始化。10.4通道控制方式和外围处理机方式在小型、微型计算机中采用中断和DMA方式进行I/O处理是有效的。在大型、中型计算机中，外设多数据传送频繁，采用DMA存在如下问题：〔1〕每个外设都配DMA，会提高本钱，为解决访问主存冲突，会使控制复杂化。〔2〕CPU为众多DMA初始化必然占用CPU时间，频繁的周期挪用会降低CPU效率。为解决上述问题，大型、中型计算机中采用I/O通道方式进行数据交换。10.4.1I/O通道的种类I/O通道是一种能执行有限通道命令的I/O处理机。可代替CPU独立管理控制外设。采用通道方式的I/O系统，多采用主机－通道－设备控制器－I/O设备四级连接方式。通道应具有以下功能：１.选择外设，并进行初始化。２.指出外设读写信息的位置及主存地址。３.控制数据交换，并完成数据字的分拆与装配。４.指定传送结束时的操作，并检查外设状态。DMA与通道的区别：DMA完全借助硬件传送数据，通道通过一组通道命令与硬件一起完成数据传送。通道分类：通道分类：1.字节多路通道〔multiplexorchannel)一种简单的共享通道，外设分时占用通道，用于低、中速面向字符的设备。字节多路通道包括多个子通道，效劳于一个设备控制器。每个子通道都有字符缓冲存放器，I/O请求标志/控制存放器，主存地址存放器和字节计数器。2.选择通道一次只有一台外设占用通道，与主存交换完数据后再为另一台效劳。数据传送成组〔数据块〕进行，传送速率高，适合快速设备〔磁盘〕。3.数组多路通道

数组多路通道具有上述两种方式的特点，既可以执行多路通道程序，所有子通道分时共享总通道；又可以用选择通道的方式传送数据。具有多路并行操作能力，数据传送速率高，缺点是控制复杂。10.4.2通道型I/O处理机和外围处理机Input/OutputProcessor(IOP)IOP不是独立的计算机，可以和CPU并行工作，提供高速的DMA处理能力，有的还具有数据变换、搜索和字装配/分拆能力。Intel8089就是通道型IOP，主要承担I/O处理、控制和实现高速数据传送任务。PeripheralProcessingUnit(PPU)外围处理机根本上独立于CPU工作，结构上更接近于一般的处理机，或者就选用已有处理机。外围机应用于大型高效率的计算机系统中。CYBER-172外围处理机子系统包括10台PPU，共享12个I/O通道。10.5总线结构计算机系统大多采用模块结构，各模块之间传送信息的通路称为总线。总线标准：正式标准：由IEEE等国际组织正式确定、成认。工业标准：首先由某一厂家提出，得到其他厂家广泛使用。总线种类：内总线〔系统总线〕：连接内部各模块的总线，常用的有ISA、EISA、STD、PCI总线等。外总线〔通信总线〕：系统之间或系统与外设之间的连线。常用的有EIA-RS232,IEEE-48810.5.1总线类型1.单总线所有模块都连接到单一总线上。2.多总线系统总线与I/O总线分开，形成双总线结构。也可组成三总线结构，在系统总线和扩展总线之间增加一条高速总线，将图形、视频、网络等连到高速总线上。10.5.2总线组成右图为总线物理结构示意图背板上有假设干插槽用来插入各个模块,各插槽相应点连接起来，即为总线。总线控制线路：总线判优或仲裁逻辑驱动器和中断逻辑。1.总线判优逻辑主设备：控制总线的设备。从设备：响应主设备命令的设备。集中式控制：总线控制逻辑集中于一