计算机结构与逻辑设计时序

3.3时序逻辑电路3.3.1

概述

时序逻辑电路简称时序电路，是数字系统中非常重要的一类逻辑电路。常见的时序逻辑电路有计数器、寄存器和序号发生器等。所谓时序逻辑电路是指电路此刻的输出不仅与电路此刻的输入组合有关,还与前一时刻的输出状态有关。它是由门电路和记忆元件或反馈支路）共同构成的。

1、时序电路的特点时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。2、时序电路逻辑功能的表示方法时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。逻辑表达式有：输出方程状态方程激励方程3、时序电路的分类根据时钟分类>同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。>异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。

电路图时钟方程、驱动方程和输出方程状态方程状态图、状态表或时序图判断电路逻辑功能1235时序电路的分析步骤：计算4时序逻辑电路的分析方法例时钟方程：输出方程：同步时序电路的时钟方程可省去不写。驱动方程：写方程式1求状态方程JK触发器的特征方程：将各触发器的驱动方程代入，即得电路的状态方程：2计算、列状态表000001010011100101110111001011101111000010100110000011003画状态图、时序图状态图4电路功能时序图在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000→001→011→111→110→100→000→…所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y＝1。5例输出方程：同步时序电路，时钟方程省去。驱动方程：写方程式1求状态方程T触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：2计算、列状态表3电路功能由状态图可以看出，当输入X

＝0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即：00→01→10→11→00→…当X＝1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：00→11→10→01→00→…可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。画状态图时序图54例异步时序电路，时钟方程：驱动方程：写方程式1求状态方程D触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：2计算、列状态表3电路功能由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000→111→110→101→100→011→010→001→000→…电路具有递减计数功能，是一个3位二进制异步减法计数器。画状态图、时序图45在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。寄存器若干常用的时序电路一基本寄存器1、单拍工作方式基本寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进寄存器中，即有：2、双拍工作方式基本寄存器（1）清零。CR=0，异步清零。即有：（2）送数。CR=1时，CP上升沿送数。即有：（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。二移位寄存器1、单向移位寄存器并行输出时钟方程：驱动方程：状态方程：并行输出4位左移移位寄存器时钟方程：驱动方程：状态方程：单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0～Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。2、双向移位寄存器M=0时右移M=1时左移3、集成双向移位寄存器74LS194三寄存器的应用1、环形计数器结构特点即将FFn-1的输出Qn-1接到FF0的输入端D0。工作原理根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或端，将轮流地出现矩形脉冲。能自启动的4位环形计数器状态图由74LS194构成的能自启动的4位环形计数器时序图2、扭环形计数器结构特点状态图即将FFn-1的输出Qn-1接到FF0的输入端D0。能自启动的4位扭环形计数器在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······5.3.2计数器

一、二进制计数器1、二进制同步计数器3位二进制同步加法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。电路图由于没有无效状态，电路能自启动。推广到n位二进制同步加法计数器驱动方程输出方程3位二进制同步减法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。电路图由于没有无效状态，电路能自启动。推广到n位二进制同步减法计数器驱动方程输出方程3位二进制同步可逆计数器设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出方程电路图4位集成二进制同步加法计数