电子技术基础课件：组合逻辑电路

组合逻辑电路第一节组合逻辑电路的分析与设计第二节编码器第三节译码器第四节数据选择器第五节数据分配器第六节加法器数字电路可分为两大类:一类是组合逻辑电路，另一类是时序逻辑电路。组合逻辑电路是指由门电路组成的，没有记忆功能的逻辑电路。在组合逻辑电路中，任意时刻的输出仅仅取决于当时的输入信号，而与电路原来的状态无关。教学内容:(1)小规模集成电路(SSI)构成组合逻辑电路的分析方法和设计方法。(2)几种中规模集成电路(MSI)的组合逻辑电路器件(包括编码器、译码器、数据选择器、加法器和数值比较器等)的分析及应用。学习目标:(1)掌握组合逻辑电路的分析方法，能分析典型组合逻辑电路的逻辑功能。(2)掌握简单组合逻辑电路的设计。(3)掌握常用中规模集成组合逻辑电路器件的分析及应用。

第一节组合逻辑电路的分析与设计

逻辑函数的表示方法有五种:逻辑表达式、真值表、卡诺图、波形图和逻辑图。用图形符号来表示的逻辑电路称为逻辑图。1.1组合逻辑电路的分析方法对组合逻辑电路分析的目的就是找出给定逻辑电路输出与输入之间的逻辑关系，并用最简洁的逻辑函数表达式给予表示。组合逻辑电路的分析步骤如下:(1)由逻辑图写逻辑函数表达式。可从输入到输出逐级推导，写出电路输出端的逻辑表达式。(2)化简表达式。在需要时，用公式化简法或者卡诺图化简法将逻辑表达式化为最简式。(3)列真值表。将输入信号所有可能的取值组合代入化简后的逻辑表达式中进行计算，列出真值表。(有时，利用画卡诺图求真值表更加准确方便。)(4)描述逻辑功能。根据逻辑表达式和真值表，对电路进行分析，最后确定电路的功能。1.2组合逻辑电路的设计方法与分析过程相反，组合逻辑电路的设计是根据给定的实际逻辑问题，求出实现其逻辑功能的最简单的逻辑电路。组合逻辑电路的设计可以按以下步骤进行:(1)分析设计要求，设置输入和输出变量。分析的目的是要搞清楚设计要求，建立逻辑关系。通常把引起事件的原因定为输入变量，而把事件的结果作为输出变量。用0、1两种状态分别代表输入变量和输出变量的两种不同状态。(2)列真值表。根据分析得到输入、输出之间的逻辑关系，列出真值表。(3)写出逻辑表达式，并化简。根据真值表写出逻辑表达式，或者画出相应的卡诺图，并进行化简，以得到最简的逻辑表达式。根据所采用的逻辑门电路类型的不同，可将化简结果变换成所需要的形式。(4)画逻辑电路图。根据化简变换得到的逻辑表达式，画出逻辑电路图。需要说明的是，这些步骤并不是固定不变的。在实际设计时，应根据具体情况和问题的难易程度进行取舍。

第二节编码器

用二进制代码表示文字、符号或者数码等特定对象的过程，称为编码。实现编码的逻辑电路，称为编码器。编码器的作用如图6.8所示。从逻辑功能的特点可将编码器分为普通编码器和优先编码器。普通编码器在任何时候只允许一个编码输入信号有效，否则输出会发生混乱。优先编码器允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。编码器的输入、输出有效信号可以是原码，也可以是反码。6.2.1二进制编码器用n位二进制代码对M=2n个信号进行编码的电路叫二进制编码器。3位二进制编码器也称为8线3线编码器。3位二进制编码器方框图如图6.9所示，真值表见表6.7。由真值表6.7可见，依据3位编码器的特点，8个输入信号在任何时候只可能有一个有效，是相互排斥的。为了更清晰地反映编码器输出和输入的关系，将真值表进行简化，如表6.8所示。2.2优先编码器在实际的产品中，74LS148是一种常用的优先编码器。下面通过介绍74LS148来了解优先编码器的功能。74LS148逻辑功能示意图及引脚排列图如图6.10所示，其真值表见表6.9。2.3二—十进制编码器74LS147逻辑功能示意图及引脚排列图如图6.13所示，表6.12为其真值表。

第三节译码器

将编码时赋予代码的特定含义“翻译”出来，叫做译码。译码是编码的逆过程。实现译码功能的电路称为译码器，译码器的结构框图如图6.14所示。译码器可以将输入的代码译成对应的输出信号，以表示其原意。常用的译码器有二进制译码器、二—十进制译码器和显示译码器等。6.3.1二进制译码器二进制译码器的输入是一组二进制代码，输出是一组与输入代码相对应的高、低电平信号。74LS138是常用的3-8线译码器，它的输入是3位二进制代码，有8种状态，8个输出端分别对应其中一种输入状态。1.3-8线译码器74LS138的逻辑功能74LS138逻辑功能示意图及引脚排列图如图6.15所示，表6.13为其功能表。译码输入端A2A1A0有8种用二进制代码表示的输入组合状态。当译码器处于工作状态时，输入一组二进制代码将使对应的一个输出端为低电平，而其他输出端均为高电平。也可以说对应的输出端被“译中”。比如，当A2A1A0输入为000时，输出端Y0被“译中”，Y0输出为0;A2A1A0输入为100时，Y4被“译中”，Y4输出为0。74LS138输出端被“译中”时为低电平。S1、S2、S3是译码器的选通控制输入端(使能端)。S1为高电平有效，S2、S3分别作为一个整体符号表示低电平有效。当S1=1、S2=S3=0时，译码器被选通，处于译码工作状态。否则，译码器被禁止。合理应用使能控制信号EN，可以扩展译码器的逻辑功能。8个输出信号Y7~Y0分别作为一个整体符号表示低电平有效。6.3.2二—十进制译码器将4位BCD码的十组代码翻译成0~9十个对应输出信号的电路，称为二—十进制译码器，称410线译码器。74LS42是410线8421BCD码译码器。1.410线译码器74LS42的逻辑功能74LS42的逻辑功能示意图和引脚排列图如图6.18所示，其功能表见表6.14。3.3数码显示译码器在数字测量仪表和各种数字系统中，都需要将数字量直观地显示出来，一方面供人们直接读取测量和运算的结果，另一方面用于监视数字系统的工作情况。数字显示电路是数字设备不可缺少的部分。显示译码器主要由译码器和驱动器两部分组成，通常这两者集成在一块芯片中。显示译码器的输入一般为二—十进制代码，其输出的信号用以驱动显示器件，显示出十进制数字来。1.七段半导体数码显示器七段发光二极管组成的数码显示器，利用字段的不同组合，可分别显示0~9十个数字。七段数码管电路结构如图6.20所示，表6.15为共阳极数码管段选码表，十进制的显示效果如图6.21所示。2.七段显示译码器七段显示译码器把输入的BCD码翻译成驱动七段LED数码管各对应段所需的电平。74LS48是一种七段显示译码器，图6.22是七段显示译码器74LS48的逻辑功能示意图和引脚排列图。表6.16是74LS48的真值表。

第四节数据选择器

数据选择器又称多路开关，指能依据地址信号，从多路输入数据中选择对应的一路输出的逻辑器件。若地址输入端为n，则可选择的输入数据通道数为2n，又称“2n”选1数据选择器，如图6.23所示。常见的数据选择器有4选1、8选1、16选1电路。6.4.14选1数据选择器图6.24是4选1数据选择器的逻辑示意图。其中，Y是输出端，D0~D3是数据输入端，A1A0是地址端。由A1A0的4种状态00、01、10、11分别控制对应的那一路输入数据通过，从Y端输出。其逻辑功能可以用如下表达式表示:74LS153是一种典型的双4选1数据选择器。所谓双4选1数据选择器，就是在一块集成芯片上有两个4选1数据选择器。图6.25是74LS153的逻辑功能示意图和引脚图。4.28选1数据选择器74LS151是一种典型的8选1数据选择器，它有3个地址输入端A2A1A0，8个数据输入端D0~D7，两个互补输出的数据输出端Q和Q，还有一个控制输入端S。8选1数据选择器74LS151的逻辑功能示意图和引脚图如图6.26所示，真值表见表6.17所示。

第五节数据分配器

根据地址信号的要求，将一路输入的数据分配到指定输出通道上去的逻辑电路，称为数据分配器，又称多路分配器，其逻辑功能框图如图6.30所示。据输出的个数不同，数据分配器可分为4路分配器、8路分配器等。表6.19是4路数据分配器的功能表。数据分配器是数据选择的逆过程。它是根据输入地址信号的要求，将一路数据分配到指定输出通道上去的电路。数据分配器可以用译码器实现，将译码器的使能端作为数据输入端，二进制代码输入端作为地址信号输入端，译码器即成为一个数据分配器。用译码器74LS138作为8路数据分配器的逻辑原理图如图6.31所示。

第六节加法器

算术运算是数字系统的基本功能，更是计算机中不可缺少的组成单元。实现加法运算的电路称为加法器。6.1半加器两个1位二进制数Ai和Bi相加时，若仅仅考虑本位的加数Ai和被加数Bi，而不考虑来自低位的进位，称为半加，实现半加的加法器称为半加器。设计1位二进制半加器，输入变量有两个，分别为加数A和被加数B;输出也有两个，分别为和数S和进位C，列真值表，见表6.20所示。由真值表写逻辑表达式:画电路图,如图6.32(a)所示,图6.32(b)是半加器的逻辑符号。6.2全加器实际中两个多位二进制数相加时不仅要考虑本位的加数Ai和被加数Bi,还要考虑低位的进位Ci-1,这样其中任1位(第i位)相加时,就有Ai、Bi、Ci-1三个1位二进制数相加,输出有本位和Si及向高位的进位Ci。完成这样两个1位二进制数相加的加法器,称为1位二进制全加器。根据全