第5章 处理器总线时序和系统总线

第5章处理器总线时序和系统总线5.1处理器总线5.2IA-32微处理器的工作状态5.3处理器时序5.4系统总线

2/29/20241外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：指引脚信号的定义、作用；通常采用英文单词或其缩写表示信号从芯片向外输出，还是从外部输入芯片，或者是双向的起作用的逻辑电平高、低电平有效上升、下降边沿有效输出正常的低电平、高电平外，还可以输出高阻的第三态⑶有效电平⑷三态能力⑵信号的流向⑴引脚的功能5.1处理器总线

当把8086CPU与存储器和外设构成一个计算机的硬件系统时，根据所连的存储器和外设的规模，8086可以有两种不同的组态。5.2IA-32微处理器的工作状态根据不同的时钟控制，微处理器具有下列几种时钟工作状态：常规状态（NormalState）：这种工作状态是指处理器运行在实模式、虚拟8086模式、保护模式或系统管理模式SMM下的总称。在此状态下，系统各部件正常运转，包括外部总线时钟和处理器内部时钟，处理器的所有特性与功能都是有效的。暂停状态（HaltState）：指处理器自身成功地执行一条HLT指令后所进入的一种低功耗状态，在此状态期间，处理器内部时钟停止。停止允许状态（StopGrantState）：当处理器识别到来自外部逻辑的一次有效的STPCLK信号后进入的一种低功耗状态，在此状态期间，处理器内部时钟停止。停止允许窥探状态（StopGrantSnoopState）：当处理器处在暂停状态或停止允许状态时，若系统逻辑启动一次针对Cache的查询周期，导致处理器进入的另一种低功耗工作状态。

睡眠状态（S1eepState）：该状态仅适应第六代处理器，当处理器处于停止允许状态时，如果引脚有效，则处理器进入另一种低功耗状态。

停止时钟状态（StopClockState）或称为深度睡眠状态（DeepSleepState）：当第五代以前的处理器处于停止允许状态或第六代处理器处于睡眠状态时，若使系统总线时钟BCLK停止，则导致处理器进入的一种系统最低功耗状态。5.3处理器时序5.3.18086的时序 计算机的工作是在时钟脉冲CLK的统一控制下，一个节拍一个节拍地实现的。对于8086微处理器来说，每条指令的执行有取指、译码、执行这样的阶段，但由于微处理器内有总线接口单元BIU和执行单元EU，所以在执行一条指令的同时（这在EU中操作），BIU就可以取下一条指令，它们在时钟上是重叠的。所以，从总体上来说，似乎不存在取指阶段。

执行一条指令所需要的时间称为指令周期（InstructionCycle）。

指令周期又分为一个个总线周期。每当CPU要从存储器或I／O端口，读写一个字节（或字）就是一个总线周期（BusCycle）。

每个总线周期通常包含4个T状态（Tstate），即图5-6中的T1、T2、T3、T4，每个T状态是8086中处理动作的最小单位，它就是时钟周期（ClockCycle）。5.3.2Pentium处理器时序从80386开始，这些时钟状态有Ti、T1、T2、T12、T2P和TD。5.4系统总线微型计算机系统大都采用总线结构。这种结构的特点是采用一组公共的信号线作为微型计算机各部件之间的通信线。这种公共信号线就称为总线。1．总线的分类根据总线所处的位置不同，总线可分为：（1）片内总线它位于微处理器芯片的内部，用于算术逻辑单元ALU与各种寄存器或其它功能单元之间的相互连接。(2）片总线（又称元件级总线或局部总线）它是一台单板计算机或一个插件板的板内总线，用于各芯片之间的连接。（3）内总线（又称为微型计算机总线或板级总线，一般称为系统总线）它用于微型计算机系统各插件板之间的连接，是微型机系统的最重要的一种总线。一般谈到微型机总线，指的就是这种总线。（4）外总线（又称通信总线）它用于系统之间的连接，如微机系统之间，微机系统与仪器、仪表或其它设备之间的连接。

总线大体可以分成以下几种主要类型：

（1）地址总线

它们是微型计算机用来传送地址的信号线。地址线的数目决定了直接寻址的范围。

（2）数据总线

它们是传送数据和代码的总线，一般为双向信号线，即既可输入也可输出。数据总线也采用三态逻辑。

（3）控制总线 传送控制信号的总线，用来实现命令、状态传送、中断、直接存储器传送的请求与控制信号传送，以及提供系统使用的时钟和复位信号等。 根据不同的使用条件，控制总线有的为单向、有的为双向，有的为三态，有的为非三态。 （4）电源和地线 它们决定了总线使用的电源种类及地线分布和用法。

（5）备用线 留作功能扩充和用户的特殊要求使用。2．总线的操作过程 系统总线上的数据传输是在主控模块的控制下进行的，主控模块是有控制总线能力的模块，例如CPU、DMA控制器。总线从属模块则没有控制总线的能力，它可以对总线上传来的信号进行地址译码，并且接收和执行总线主控模块的命令信号。总线完成一次数据传输周期，一般分为四个阶段。（1）申请阶段（2）寻址阶段（3）传输阶段（4）结束阶段3．总线的数据传输方式

主控模块和从属模块之间的数据传送有以下几种传输方式：（1）同步式传输此方式用“系统时钟”作为控制数据传送的时间标准。主设备与从设备进行一次传送所需的时间（称为传输周期或总线周期）是固定的，其中每一步骤的起止时刻，也都有严格的规定，都以系统时钟来统一步伐。同步传输动作简单，但要解决各种速率的模块的时间匹配。当把一个慢速设备连接至同步系统上，就要求降低时钟速率来迁就此慢速设备。（2）异步式传输

异步式传输采用“应答式”传输技术。用“请求（Request，REQ）”和“应答（Acknowledge，ACK）”两条信号线来协调传输过程，而不依赖于公共时钟信号。它可以根据模块的速率自动调整响应的时间，接口任何类型的外围设备，都不需要考虑该设备的速度，从而避免同步式传输的上述缺点。(3）半同步式传输此种方式是前两种方式的折中。从总体上看，它是一个同步系统，它仍用系统时钟来定时，利用某一时钟脉冲的前沿或后沿判断某一信号的状态，或控制某一信号的产生或消失，使传输操作与时钟同步。但是，它又不像同步传输那样传输周期固定。对于慢速的从模块，其传输周期可延长时钟脉冲周期的整数倍。PC总线

IBM-PC及XT使用的总线就称为PC总线。它共有62条引线。

ISA总线

ISA（Industy

StandrdArchitecture）—工业标准体系结构总线，又称AT总线。是IBMAT机推出时使用的总线，逐步演变为一个事实上的工业标准，得到广泛的使用。它是在PC总线的基础上扩展一个36线插槽形成的。同一槽线的插槽；分成62线和36线两段，共计98线。PCI总线

伴随着Pentium芯片的出现和发展，一种新的总线——PCI总线也得到广泛的应用，已经成为总线的主流。5.5最小组态的8088总线时序1、存储器读总线周期2、存储器写总线周期3、I/O读总线周期4、I/O写总线周期5、中断响应周期6、进入和退出保持状态的时序1、存储器写总线周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0输出数据A19~A16S6~S3IO/M*WR*READY（高电平）DT/R*DEN*T1状态——IO/M*输出低电平，表示存储器操作；输出20位存储器地址A19~A0；ALE输出正脉冲，表示复用总线输出地址；DT/R*高电平，表示本总线周期执行写操作。T2状态——输出控制信号WR*和数据D7~D0；DEN*输出低电平，数据收发器获得数据允许信号T3和Tw状态——检测数据传送是否能够完成T4状态——完成数据传送2、I/O写总线周期输出数据T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A00000S6~S3IO/M*WR*READY（高电平）DT/R*DEN*T1状态——IO/M*输出高电平，表示I/O操作；输出16位I/O地址A15~A0；ALE输出正脉冲，表示复用总线输出地址；DT/R*高电平，表示本总线周期执行写操作。T2状态——输出控制信号WR*和数据D7~D0；DEN*输出低电平，数据收发器获得数据允许信号T3和Tw状态——检测数据传送是否能够完成T4状态——完成数据传送3、存储器读总线周期READY（高电平）DT/R*DEN*T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0输入数据A19~A16S6~S3IO/M*RD*T1状态——IO/M*输出低电平，表示存储器操作；输出20位存储器地址A19~A0；ALE输出正脉冲，表示复用总线输出地址；DT/R*低电平，表示本总线周期执行读操作。T2状态——输出控制信号RD*T3和Tw状态——检测数据传送是否能够完成T4状态——前沿读取数据，完成数据传送4、I/O读总线周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0输入数据S6~S3IO/M*RD*0000READY（高电平）DT/R*DEN*T1状态——IO/M*输出高电平，表示I/O操作；输出16位I/O地址A15~A0；ALE输出正脉冲，表示复用总线输出地址；DT/R*低电平，表示本总线周期执行读操作。T2状态——输出控制信号RD*T3和Tw状态——检测数据传送是否能够完成T4状态——前沿读取数据，完成数据传送5、中断响应周期第一个中断响应周期——数据线浮空。通知发中断请求的设备，CPU准备响应中断，应该准备好中断类型码。第二个中断响应周期——被响应的外设将一个字节的中断类型码送数据线，CPU读取类型码。6、进入和退出保持状态的时序在每个时钟脉冲的上升沿处，CPU会对HOLD引脚上的信号进行检测。在每个时钟脉冲的上升沿处，CPU会对HOLD引脚上的信号进行检测。如果检测到HOLD处于高电平状态，并且允许让出总线，那么在总线周期的T4状态或者下一个总线周期的T1，CPU会发出HLDA信号，从而CPU便将总线让给发出总线保持请求的设备，直到此后这个发出总线保持请求的设备又将HOLD信号变为低电平，CPU才又收回总线控制权。RESE