数字集成电路：时序逻辑电路设计

数字集成电路

-电路、系统与设计时序逻辑电路设计时序逻辑命名习惯

锁存器是电平触发

寄存器是边沿触发锁存器与寄存器锁存器

时钟下降沿存储数据DClkQDClkQ寄存器

时钟下降沿存储数据

ClkClkDDQQ锁存器时间定义tCLKtDtc2qtholdtsutQ数据稳定数据稳定寄存器CLKDQ最大时钟频率Also:tcdreg+tcdlogic>tholdtcd:contaminationdelay=minimumdelaytclk-Q+tp,comb

+tsetup=T正反馈:稳态Vo1Vi25Vo1Vi25Vo1Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1亚稳态多路开关型锁存器负锁存器正锁存器CLK10DQ0CLK1DQ多路开关型锁存器静态锁存器DCLKCLKDConvertingintoaMUXForcingthestate(canimplementasNMOS-only)Usetheclockasadecouplingsignal,

thatdistinguishesbetweenthetransparentandopaquestates多路开关型锁存器电路图不重叠时钟基于主从结构的正沿触发寄存器主从型寄存器建立时间传播延时减小时钟负载的

静态主从寄存器避免时钟重叠CLKCLKAB(a)电路图(b)一对时钟重叠XDQCLKCLKCLKCLK基于NOR的SR触发器基于NAND的SR触发器尺寸问题存储结构DCLKCLKQ动态(基于负载)静态使动态锁存器成为伪静态更精确的建立时间建立/保持时间图解Circuitbeforeclockarrival(Setup-1case)建立/保持时间图解Circuitbeforeclockarrival(Setup-1case)建立/保持时间图解Circuitbeforeclockarrival(Setup-1case)建立/保持时间图解Circuitbeforeclockarrival(Setup-1case)建立/保持时间图解Circuitbeforeclockarrival(Setup-1case)建立/保持时间图解Hold-1case0建立/保持时间图解Hold-1case0建立/保持时间图解Hold-1case0Setup/HoldTimeIllustrationsHold-1case0建立/保持时间图解Hold-1case0其他锁存器/寄存器:C2MOS时钟重叠期间M1DQM4M200VDDXM5M8M6VDD(a)(0-0)重叠M3M1DQM21VDDXM71M5M6VDD(b)(1-1)重叠其他锁存器/寄存器:TSPC反向锁存器(transparentwhenCLK=0)正向锁存器(transparentwhenCLK=1)TSPC所包含的逻辑AND锁存器在锁存器中包括逻辑TSPC寄存器脉冲触发锁存器

可选择方法Master-SlaveLatchesDClkQDClkQClkDataDClkQClkDataPulse-TriggeredLatchL1L2LWaystodesignanedge-triggeredsequentialcell:脉冲锁存器脉冲锁存器数据流过正沿触发寄存器短脉冲寄存器的建立时间流水线参考电路流水线电路锁存型流水线

非双稳时序电路─

施密特触发器非反向施密特触发器

用施密特触发器抑制噪声CMOS施密特触发器Movesswitchingthresholdofthefirstinverter施密特触发器模拟结果2.5VX(V)VM2VM1Vin(V)具有滞环的电压传输特性.改变pmos期间M4的尺寸比的影响M4宽度为K*0.52.01.51.00.50.00.00.51.01.52.02.52.5Vx(V)k=2k=3k=4k=1Vin(V)2.01.51.00.50.00.00.51.01.52.02.5施密特触发器(2)多频振荡器电路单稳时序电路单稳触发(基于RC)不稳电路012N-1环形振荡器5级环形振荡器的模拟波形松弛振荡器电压控制振荡器差分延时元件和VCO拓扑结构in2两级VCOv1v2v3v4