工程级使用计算机组成原理

开复课件网计算机组成原理唐朔飞第２版高等教育出版社高等教育电子音像出版社开复课件网

为配合由高等教育出版社出版的面向21世纪课程教材《计算机组成原理》教学和自学的需要，随书出版了《计算机组成原理》配套课件。为了配合该教材的第２版，本课件在保留原课件特色的基础上，做了相应的补充和修改。

该课件与《计算机组成原理》第２版教材在体系上完全一致，它以课堂教学为依托，帮助读者边阅读边思考，通过点击鼠标，逐行显示精练的文字和简明的图表，既可从文稿中对教材的重点和难点加深理解，又可从视图中看到动画演示效果，形象地理解各种电路的工作原理和设计思路。新版课件提供了章目录和节目录。操作上除了顺序播放外，还可任选一章、任选一节播放，并可从任意一页幻灯片返回到上一级目录。具体功能如下。开复课件网

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点击任一页幻灯片右下角的按钮，均可回到上一级目录。在修改课件过程中，哈尔滨工业大学计算机科学与技术学院张丽杰、罗丹彦为课件的录入、排版、绘图、动画演示做了大量工作，在此表示衷心感谢。由于时间仓促，难免有不妥之处，敬请读者和专家批评指正。

唐朔飞

2007年12月开复课件网第１章计算机系统概论第３章系统总线第４章存储器第５章输入输出系统第６章计算机的运算方法第７章指令系统第８章CPU的结构和功能第９章控制单元的功能第10章控制单元的设计第２章计算机的发展及应用开复课件网第１章计算机系统概论1.1计算机系统简介1.4本书结构1.3计算机硬件的主要技术指标1.2计算机的基本组成开复课件网1.1计算机系统简介由具有各类特殊功能的信息（程序）组成1.计算机系统计算机系统计算机的实体，如主机、外设等一、计算机的软硬件概念硬件软件开复课件网按任务需要编制成的各种程序用来管理整个计算机系统系统软件应用软件语言处理程序操作系统服务性程序数据库管理系统网络软件软件1.1开复课件网计算机高级语言程序目标程序结果翻译运行1.12.计算机的解题过程开复课件网二、计算机系统的层次结构高级语言虚拟机器M3汇编语言虚拟机器M2操作系统虚拟机器机器语言实际机器M1微指令系统微程序机器M01.1开复课件网用编译程序翻译成汇编语言程序用汇编程序翻译成机器语言程序用机器语言解释操作系统用微指令解释机器指令由硬件直接执行微指令软件硬件1.1虚拟机器M4虚拟机器M3虚拟机器M2实际机器M1微程序机器M0开复课件网程序员所见到的计算机系统的属性概念性的结构与功能特性计算机体系结构计算机组成实现计算机体系结构所体现的属性有无乘法指令如何实现乘法指令（指令系统、数据类型、寻址技术、I/O机理）（具体指令的实现）1.1三、计算机体系结构和计算机组成开复课件网1.2计算机的基本组成1.计算机由五大部件组成3.指令和数据用二进制表示4.指令由操作码和地址码组成6.以运算器为中心2.指令和数据以同等地位存于存储器，

可按地址寻访5.存储程序一、冯·诺依曼计算机的特点5.存储程序开复课件网算术运算逻辑运算存放数据和程序将信息转换成机器能识别的形式将结果转换成人们熟悉的形式指挥程序运行1.2冯·诺依曼计算机硬件框图存储器输入设备运算器控制器输出设备开复课件网1.2冯·诺依曼计算机硬件框图存储器输入设备运算器控制器输出设备开复课件网二、计算机硬件框图1.21.以存储器为中心的计算机硬件框图程序存储器输出设备输入设备运算器控制器数据结果计算开复课件网ALU主存辅存CPU主机I/O设备硬件CU2.现代计算机硬件框图存储器输入设备运算器输出设备控制器1.2ALUCPU主机I/O设备CU主存开复课件网1.上机前的准备建立数学模型-+-+-=!x9!x7!x5!x3xx9753sin…编制解题程序确定计算方法程序——

运算的全部步骤0,1,2,)()(21nynxynx=+=√…指令——

每一个步骤1.2三、计算机的工作步骤开复课件网取x

至运算器中乘以x

在运算器中乘以a

在运算器中存ax2

在存储器中取b

至运算器中乘以x

在运算器中加ax2

在运算器中加c

在运算器中=(ax

+

b)x

+

c

取x

至运算器中乘以a

在运算器中加b

在运算器中乘以x

在运算器中加c

在运算器中计算ax2+bx+c1.2编程举例开复课件网000001打印

停机取数α[α]ACC存数β[ACC]

β加γ[ACC]+[γ]ACC乘δ[ACC]×[δ]ACC指令格式举例1.2操作码地址码

[

]打印机开复课件网指令和数据存于主存单元的地址

指令

注释操作码

地址码0000001

取数x至ACC1000100

乘a得ax

,存于ACC中2000011

加b得ax+b

,存于ACC中3000100

乘x得（ax+b)x,存于ACC中4000011

加c得ax2+bx+c

,存于ACC5000010

将ax2+bx+c

,存于主存单元6000101

打印7000110停机8

x原始数据x9

a原始数据a10

b原始数据b11

c原始数据c12存放结果1.2计算ax2+bx+c

程序清单开复课件网存储体大楼存储单元存放一串二进制代码存储字存储单元中二进制代码的组合存储字长存储单元中二进制代码的位数每个存储单元赋予一个地址号按地址寻访–存储单元–存储元件（0/1）–

房间–

床位（无人/

有人）(1)存储器的基本组成1.2MDR主存储器存储体MAR2.计算机的解题过程开复课件网MARMDR存储单元个数

16存储字长

8

设MAR

=

4

位

MDR

=

8

位1.2存储器地址寄存器反映存储单元的个数存储器数据寄存器反映存储字长(1)存储器的基本组成MDR主存储器存储体MAR开复课件网ACCMQX(2)运算器的基本组成及操作过程1.2运算器MQACCALUX被加数被减数被除数乘数商加数减数被乘数除数加法减法乘法除法和差余数乘积高位乘积低位开复课件网运算器MQACCALUXACC

被加数ACC初态①加法操作过程1.2[ACC]+[X]ALU[M]XXACCACC指令加M开复课件网1.2②减法操作过程运算器MQACCALUX指令减MACC

被减数ACC初态[M]XX[ACC]-[X]ALUACCACC开复课件网运算器MQACCALUXACCACC

被乘数初态1.2MQ[M]MQ指令乘M③乘法操作过程X[ACC]XALU[X]×[MQ]00ACCACC∥MQACCMQ开复课件网运算器MQACCALUXACC

被除数ACC初态1.2[ACC]÷[X]ALUMQACCMQ余数在ACC中指令除M[M]

XX④除法操作过程开复课件网取指令分析指令执行指令PCIRCUPCIRCU取指执行PC

存放当前欲执行指令的地址，

具有计数功能（PC）+

1PCIR

存放当前欲执行的指令访存访存完成一条指令1.2(3)控制器的基本组成开复课件网12356789以取数指令为例4(4)主机完成一条指令的过程1.2CU控制单元主存储器MDRMAR存储体CPUPC控制器IR…运算器MQACCALUXI/O设备开复课件网12356798以存数指令为例41.2(4)主机完成一条指令的过程CU控制单元主存储器MDRMAR存储体CPUPC控制器IR…运算器MQACCALUXI/O设备开复课件网(5)ax2+bx+c

程序的运行过程将程序通过输入设备送至计算机程序首地址打印结果分析指令取指令…停机启动程序运行,(PC

)+

1PC执行指令

1.2MARMMDRIRPCCUOP(IR)Ad(IR)MARMMDRACCPC开复课件网1.3计算机硬件的主要技术指标1.机器字长2.运算速度CPU

一次能处理数据的位数与

CPU

中的

寄存器位数

有关=ni

=1fi

tiTM∑吉普森法主频每秒执行百万条指令MIPS执行一条指令所需时钟周期数CPI每秒浮点运算次数FLOPS开复课件网221

=

256

KB213

=

1

KB如3.存储容量主存容量辅存容量存储单元个数

×

存储字长字节数字节数80GB如MARMDR

容量10

816

32存放二进制信息的总位数1.31K=210

1B=23b1GB=230b1

K

×

8位64

K

×

32位开复课件网第１篇概论1.4本书结构计算机开复课件网1.4本书结构第２篇计算机系统的硬件结构计算机I/O系统总线存储器CPU开复课件网1.4本书结构

CPU内部互连ALUCU寄存器中央处理器第３篇CPU计算机I/O系统总线存储器CPU开复课件网1.4本书结构

CPU内部互连ALUCU寄存器中央处理器寄存器和解码器控制单元排队逻辑控制存储器第４篇CU计算机I/O系统总线存储器CPU开复课件网第２章计算机的发展及应用2.3计算机的展望2.2计算机的应用2.1计算机的发展史开复课件网2.1计算机的发展史一、计算机的产生和发展1946年美国ENIAC1955年退役十进制运算180001500150301500多个电子管多个继电器千瓦吨平方英尺5000次加法／秒用手工搬动开关和拔插电缆来编程开复课件网世界上第一台电子计算机ENIAC(1946)2.1开复课件网硬件技术对计算机更新换代的影响100000000

超大规模集成电路1978－现在五10000000

大规模集成电路1972－19771000000

中小规模集成电路1965－1971

200000

晶体管1958－1964

40000

电子管1946－1957速度

/（次/秒）

硬件技术

时间

代三四二一2.1开复课件网第一台vonNeumann系统结构的计算机2.1开复课件网IBMSystem／360

2.1开复课件网2.1

1.

IBM:BlueGene/L-eServerBlueGene

Solution212992个CPU最大平均速度478200GFLOPS最快的五台超级计算机（截止到2007.11）开复课件网2.12.IBM:JUGENE-BlueGene/PSolution

65536个CPU最大平均速度167300GFLOPS

最快的五台超级计算机（截止到2007.11）开复课件网3.SGI:SGIAltixICE82002.114336个CPU最大平均速度

126900GFLOPS

最快的五台超级计算机（截止到2007.11）开复课件网2.14.HP:EKA-ClusterPlatform3000BL460c

14240个CPU最大平均速度117900GFLOPS最快的五台超级计算机（截止到2007.11）开复课件网2.1最快的五台超级计算机（截止到2007.11）5.HP:ClusterPlatform3000BL460c 13728个CPU最大平均速度102800GFLOPS开复课件网2.1最权威的超级计算机排名的参考网址

开复课件网二、微型计算机的出现和发展微处理器芯片存储器芯片1971年8位16位32位64位4位（4004）1970年256位1K位16K位64K位256K位1M位16M位64M位4K位4M位2.1开复课件网Moore定律Intel公司的缔造者之一GordonMoore提出微芯片上集成的晶体管数目每三年翻两番2.1开复课件网Intel公司的典型微处理器产品80808位1974年808616位1979年2.9万个晶体管8028616位1982年13.4万个晶体管8038632位1985年27.5万个晶体管8048632位1989年120.0万个晶体管Pentium64位（准）1993年310.0万个晶体管PentiumPro64位（准）1995年550.0万个晶体管PentiumⅡ64位（准）1997年750.0万个晶体管PentiumⅢ64位（准）1999年950.0万个晶体管PentiumⅣ64位2000年4200.0万个晶体管2.1

2007年芯片上可集成3

亿

5

千万

个晶体管预计

2010年芯片上可集成8

亿

个晶体管开复课件网三、软件技术的兴起和发展机器语言面向机器汇编语言面向机器高级语言面向问题FORTRAN科学计算和工程计算PASCAL结构化程序设计C＋＋面向对象Java适应网络环境1.各种语言2.1开复课件网2.系统软件语言处理程序

汇编程序编译程序解释程序操作系统

DOSUNIXWindows

服务性程序

装配调试诊断排错数据库管理系统

数据库和数据库管理软件网络软件2.1开复课件网3.软件发展的特点⑴开发周期长⑵制作成本昂贵⑶检测软件产品质量的特殊性软件是程序以及开发、使用和维护程序所需要的所有文档2.1开复课件网2.2计算机的应用一、科学计算和数据处理二、工业控制和实时控制三、网络技术1.电子商务2.网络教育3.敏捷制造开复课件网四、虚拟现实五、办公自动化和管理信息系统六、CAD/CAM/CIMS七、多媒体技术八、人工智能2.2开复课件网2.3计算机的展望一、计算机具有类似人脑的一些超级

智能功能要求计算机的速度达1015/秒二、芯片集成度的提高受以下三方面的限制芯片集成度受物理极限的制约按几何级数递增的制作成本芯片的功耗、散热、线延迟开复课件网三、？替代传统的硅芯片1.光计算机2.DNA生物计算机3.量子计算机利用光子取代电子进行运算和存储通过控制DNA分子间的生化反应利用原子所具有的量子特性2.3开复课件网第３章系统总线3.1总线的基本概念3.2总线的分类3.3总线特性及性能指标3.4总线结构3.5总线控制开复课件网3.1总线的基本概念一、为什么要用总线二、什么是总线三、总线上信息的传送总线是连接各个部件的信息传输线，是各个部件共享的传输介质串行并行开复课件网四、总线结构的计算机举例1.面向CPU的双总线结构框图

中央处理器

CPUI/O总线M总线3.1主存

I/O接口

I/O设备1

I/O设备2……I/O接口I/O接口

I/O设备n开复课件网单总线（系统总线）2.单总线结构框图CPU

主存I/O接口

I/O设备1

I/O设备2I/O接口…

I/O设备nI/O接口…3.1开复课件网3.以存储器为中心的双总线结构框图系统总线

主存CPUI/O接口

I/O设备1…

I/O设备nI/O接口…存储总线3.1开复课件网3.2总线的分类1.片内总线2.系统总线芯片内部的总线数据总线地址总线控制总线双向与机器字长、存储字长有关单向与存储地址、I/O地址有关有出有入计算机各部件之间的信息传输线存储器读、存储器写总线允许、中断确认中断请求、总线请求开复课件网3.通信总线串行通信总线并行通信总线传输方式3.2用于计算机系统之间或计算机系统与其他系统（如控制仪表、移动通信等）之间的通信开复课件网3.3总线特性及性能指标CPU插板主存插板I/O插板一、总线物理实现BUS主板开复课件网1.机械特性2.电气特性3.功能特性4.时间特性二、总线特性尺寸、形状、管脚数

及

排列顺序传输方向和有效的电平范围每根传输线的功能信号的时序关系3.3地址数据控制开复课件网三、总线的性能指标1.总线宽度2.标准传输率3.时钟同步/异步4.总线复用5.信号线数6.总线控制方式7.其他指标数据线的根数每秒传输的最大字节数（MBps）同步、不同步地址线与数据线复用地址线、数据线和控制线的总和负载能力并发、自动、仲裁、逻辑、计数3.3开复课件网ISAEISAVESA(LV-BUS)PCIAGPRS-232USB模块系统总线标准四、总线标准系统模块3.3标准界面开复课件网总线标准数据线总线时钟带宽ISA168MHz（独立）33MBpsEISA328MHz（独立）33MBpsVESA(VL-BUS)3232MHz（CPU）133MBpsPCI326433MHz（独立）64MHz（独立）132MBps528MBpsAGP3266.7MHz（独立）133MHz（独立）266MBps533MBpsRS-232串行通信总线标准数据终端设备（计算机）和数据通信设备（调制解调器）之间的标准接口USB串行接口总线标准普通无屏蔽双绞线带屏蔽双绞线最高1.5Mbps(USB1.0)12Mbps(USB1.0)480Mbps

(USB2.0)3.3四、总线标准开复课件网3.4总线结构一、单总线结构单总线（系统总线）CPU

主存I/O接口

I/O设备1

I/O设备2I/O接口…

I/O设备nI/O接口…开复课件网1.双总线结构具有特殊功能的处理器，由通道对I/O统一管理通道I/O接口设备n

……I/O接口设备0

CPU主存主存总线I/O总线二、多总线结构3.4开复课件网2.三总线结构主存总线DMA总线I/O总线CPU

主存设备1设备n高速外设I/O接口I/O接口I/O接口……3.4开复课件网3.三总线结构的又一形式3.4局域网系统总线CPUCache局部总线扩展总线接口扩展总线Modem串行接口SCSI局部I/O控制器主存开复课件网4.四总线结构多媒体Modem主存扩展总线接口局域网SCSICPU串行接口FAX系统总线局部总线高速总线扩展总线图形Cache/桥3.4开复课件网1.传统微型机总线结构三、总线结构举例3.4存储器SCSIⅡ控制器主存控制器ISA、EISA8MHz的16位数据通路标准总线控制器33MHz的32位数据通路系统总线多媒体高速局域网高性能图形CPU……Modem开复课件网2.VL-BUS局部总线结构3.433MHz的32位数据通路系统总线ISA、EISA多媒体高速局域网高性能图形图文传真8MHz的16位数据通路标准总线控制器CPU主存控制器存储器局部总线控制器

SCSIⅡ控制器VLBUS……Modem开复课件网3.PCI总线结构3.4CPU多媒体PCI桥高速局域网高性能图形图文传真PCI总线系统总线33MHz的32位数据通路8MHz的16位数据通路ISA、EISA标准总线控制器SCSIⅡ

控制器存储器Modem开复课件网4.多层PCI总线结构PCI总线2存储器桥0桥4PCI设备桥5总线桥桥3桥1设备桥2第一级桥第二级桥第三级桥PCI总线4PCI总线5PCI总线3PCI总线1PCI总线0存储器总线

标准总线CPU3.4开复课件网3.5总线控制一、总线判优控制总线判优控制分布式集中式主设备(模块)对总线有控制权从设备(模块)响应从主设备发来的总线命令1.基本概念链式查询计数器定时查询独立请求方式开复课件网2.链式查询方式总线控制部件I/O接口0…BSBRI/O接口1I/O接口n…BG数据线地址线BS

－总线忙BR－总线请求BG－总线同意3.5I/O接口1开复课件网0BS

－总线忙BR－总线请求总线控制部件数据线地址线I/O接口0…BSBRI/O接口1I/O接口n设备地址3.计数器定时查询方式I/O接口13.5计数器设备地址1开复课件网排队器排队器4.独立请求方式总线控制部件数据线地址线I/O接口0I/O接口1I/O接口n…BR0BG0BR1BG1BRnBGnBG－总线同意BR－总线请求3.5开复课件网二、总线通信控制1.目的2.总线传输周期主模块申请，总线仲裁决定主模块向从模块给出地址和命令主模块和从模块交换数据主模块撤消有关信息申请分配阶段寻址阶段传数阶段结束阶段解决通信双方协调配合问题3.5开复课件网由统一时标控制数据传送充分挖掘系统总线每个瞬间的潜力同步通信异步通信

半同步通信

分离式通信

3.总线通信的四种方式采用应答方式

，没有公共时钟标准同步、异步结合3.5开复课件网

读命令(1)同步式数据输入T1总线传输周期T2T3T4

时钟

地址数据3.5开复课件网数据(2)同步式数据输出T1总线传输周期T2T3T4

时钟

地址

写命令3.5开复课件网不互锁半互锁全互锁(3)异步通信3.5主设备从设备请求回答开复课件网(4)半同步通信同步发送方用系统时钟前沿发信号

接收方用系统时钟后沿判断、识别3.5（同步、异步结合）异步允许不同速度的模块和谐工作

增加一条“等待”响应信号

WAIT开复课件网以输入数据为例的半同步通信时序T1主模块发地址T2主模块发命令…T3从模块提供数据T4从模块撤销数据，主模块撤销命令Tw

当为低电平时，等待一个TWAITTw

当为低电平时，等待一个TWAIT3.5开复课件网

读

命令WAIT

地址

数据3.5

时钟总线传输周期T1T2TWTWT3T4(4)半同步通信（同步、异步结合）开复课件网上述三种通信的共同点一个总线传输周期（以输入数据为例）主模块发地址、命令从模块准备数据从模块向主模块发数据总线空闲3.5占用总线不占用总线占用总线开复课件网(5)分离式通信充分挖掘系统总线每个瞬间的潜力主模块申请占用总线，使用完后即放弃总线的使用权从模块申请占用总线，将各种信息送至总线上一个总线传输周期子周期1子周期23.5主模块开复课件网1.各模块有权申请占用总线分离式通信特点充分提高了总线的有效占用2.采用同步方式通信，不等对方回答3.各模块准备数据时，不占用总线4.总线被占用时，无空闲3.5开复课件网第４章存储器4.1概述4.2主存储器4.3高速缓冲存储器4.4辅助存储器开复课件网4.1概述一、存储器分类1.按存储介质分类(1)半导体存储器(2)磁表面存储器(3)磁芯存储器(4)光盘存储器易失TTL、MOS磁头、载磁体硬磁材料、环状元件激光、磁光材料非易失开复课件网(1)存取时间与物理地址无关（随机访问）顺序存取存储器磁带4.12.按存取方式分类(2)存取时间与物理地址有关（串行访问）随机存储器只读存储器直接存取存储器磁盘在程序的执行过程中可读可写在程序的执行过程中只读开复课件网磁盘、磁带、光盘高速缓冲存储器（Cache）FlashMemory存储器主存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态RAM动态RAM3.按在计算机中的作用分类4.1开复课件网高低小大快慢辅存寄存器缓存主存磁盘光盘磁带光盘磁带速度容量价格位／1.存储器三个主要特性的关系二、存储器的层次结构CPUCPU主机4.1开复课件网缓存CPU主存辅存2.缓存主存层次和主存辅存层次缓存主存辅存主存虚拟存储器10ns20ns200nsms虚地址逻辑地址实地址物理地址主存储器4.1（速度）（容量）开复课件网4.2主存储器一、概述1.主存的基本组成存储体驱动器译码器MAR控制电路读写电路MDR地址总线数据总线读写……………开复课件网2.主存和CPU的联系MDRMARCPU主存读数据总线地址总线写4.2开复课件网

高位字节地址为字地址

低位字节地址为字地址设地址线24根按字节寻址按字寻址若字长为16位按字寻址若字长为32位字地址字节地址11109876543210840字节地址字地址4523014203.主存中存储单元地址的分配4.2224=16M8M4M开复课件网(2)存储速度4.主存的技术指标(1)存储容量(3)存储器的带宽主存存放二进制代码的总位数

读出时间写入时间存储器的访问时间

存取时间存取周期读周期写周期

连续两次独立的存储器操作（读或写）所需的最小间隔时间

位/秒4.2开复课件网芯片容量二、半导体存储芯片简介1.半导体存储芯片的基本结构译码驱动存储矩阵读写电路1K×4位16K×1位8K×8位片选线读/写控制线地址线…数据线…地址线（单向）数据线（双向）1041411384.2开复课件网二、半导体存储芯片简介1.半导体存储芯片的基本结构译码驱动存储矩阵读写电路片选线读/写控制线地址线…数据线…片选线读/写控制线（低电平写高电平读）（允许读）4.2CSCEWE（允许写）WEOE开复课件网存储芯片片选线的作用用16K×1位的存储芯片组成64K×8位的存储器

32片当地址为65535时，此8片的片选有效8片16K×1位8片16K×1位8片16K×1位8片16K×1位4.2开复课件网0,015,015,70,7

读/写控制电路

地址译码器

字线015……16×8矩阵………07D07D位线读/写选通A3A2A1A0……2.半导体存储芯片的译码驱动方式(1)线选法4.200000,00,7…0…07…D07D读/写选通

读/写控制电路

开复课件网A3A2A1A0A40,310,031,031,31

Y地址译码器

X地址译码器

32×32矩阵……A9I/OA8A7A56AY0Y31X0X31D读/写……(2)重合法4.200000000000,031,00,31……I/OD0,0读开复课件网三、随机存取存储器(RAM)1.静态RAM(SRAM)(1)静态RAM基本电路A´触发器非端1T4T~触发器5TT6、行开关7TT8、列开关7TT8、一列共用A

触发器原端T1~T4T5T6T7T8A´A写放大器写放大器DIN写选择读选择DOUT读放位线A位线A´列地址选择行地址选择4.2T1~T4开复课件网A´T1

~T4T5T6T7T8A写放大器写放大器DIN写选择读选择读放位线A位线A´列地址选择行地址选择DOUT

①静态RAM基本电路的读

操作行选

T5、T6开4.2T7、T8开列选读放DOUTVAT6T8DOUT读选择有效开复课件网T1~T4T5T6T7T8A´ADIN位线A位线A´列地址选择行地址选择写放写放读放DOUT写选择读选择

②静态RAM基本电路的写

操作行选T5、T6开两个写放DIN4.2列选T7、T8开（左）

反相T5A´（右）

T8T6ADINDINT7写选择有效T1~T4开复课件网(2)静态RAM芯片举例①Intel2114外特性存储容量1K×4

位4.2I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel2114…开复课件网

②Intel2114RAM矩阵(64×64)读A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组4.2开复课件网15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组00000000004.2

②Intel2114RAM矩阵(64×64)读开复课件网第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS00000000004.2

②Intel2114RAM矩阵(64×64)读150311647326348…………开复课件网第一组第二组第三组第四组4.2

②Intel2114RAM矩阵(64×64)读15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………开复课件网15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………第一组第二组第三组第四组4.2

②Intel2114RAM矩阵(64×64)读0163248CSWE开复课件网15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0…164832………第一组第二组第三组第四组4.2

②Intel2114RAM矩阵(64×64)读150311647326348…………01632480000000000…………开复课件网15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组4.2

②Intel2114RAM矩阵(64×64)读150311647326348…………01632480…164832………开复课件网15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组4.2

②Intel2114RAM矩阵(64×64)读150311647326348…………0163248读写电路读写电路读写电路读写电路0…164832………开复课件网15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组4.2

②Intel2114RAM矩阵(64×64)读150311647326348…………0163248读写电路读写电路读写电路读写电路0…164832………I/O1I/O2I/O3I/O4开复课件网A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组4.2

③Intel2114

RAM矩阵(64×64)写开复课件网15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组00000000004.2

③Intel2114

RAM矩阵(64×64)写开复课件网第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS00000000004.2

③Intel2114

RAM矩阵(64×64)写150311647326348…………开复课件网第一组第二组第三组第四组4.2

③Intel2114

RAM矩阵(64×64)写15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………WECS0…164832………开复课件网第一组第二组第三组第四组4.2

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O40…164832………开复课件网第一组第二组第三组第四组4.2

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路0…164832………开复课件网第一组第二组第三组第四组4.2

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路0…164832………开复课件网第一组第二组第三组第四组4.2

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O40…164832………开复课件网第一组第二组第三组第四组4.2

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路01632480…164832………开复课件网ACSDOUT地址有效地址失效片选失效数据有效数据稳定高阻(3)静态RAM读时序tAtCOtOHAtOTDtRC片选有效4.2读周期

tRC

地址有效下一次地址有效读时间

tA

地址有效数据稳定tCO

片选有效数据稳定tOTD

片选失效输出高阻tOHA

地址失效后的数据维持时间开复课件网ACSWEDOUTDIN(4)静态RAM(2114)写

时序tWCtWtAWtDWtDHtWR写周期

tWC

地址有效下一次地址有效4.2写时间

tW

写命令WE

的有效时间tAW地址有效片选有效的滞后时间tWR片选失效下一次地址有效tDW数据稳定

WE失效tDH

WE失效后的数据维持时间开复课件网DD预充电信号读选择线写数据线写选择线读数据线VCgT4T3T2T11(1)动态RAM基本单元电路2.动态RAM(DRAM)读出与原存信息相反读出时数据线有电流为“1”数据线CsT字线DDV010110写入与输入信息相同写入时CS充电为“1”放电为“0”4.2T3T2T1T无电流有电流开复课件网单元电路读写控制电路列地址译码器………读选择线写选择线D行地址译码器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器写数据线读数据线……………0…(2)动态RAM芯片举例①三管动态RAM芯片(Intel1103)读00000000000D…004.2单元电路读写控制电路…开复课件网A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…②三管动态RAM芯片(Intel1103)写4.2开复课件网111114.2②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…开复课件网A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…11111…4.2②三管动态RAM芯片(Intel1103)写开复课件网A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……01000111114.2②三管动态RAM芯片(Intel1103)写开复课件网A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……11111101000114.2②三管动态RAM芯片(Intel1103)写…开复课件网A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D111110100014.2②三管动态RAM芯片(Intel1103)写…开复课件网A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D111110100014.2②三管动态RAM芯片(Intel1103)写读写控制电路…开复课件网A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D111110100014.2②三管动态RAM芯片(Intel1103)写读写控制电路…开复课件网A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D111110100014.2②三管动态RAM芯片(Intel1103)写读写控制电路…开复课件网时序与控制行时钟列时钟写时钟

WERASCAS

A'6A'0存储单元阵列基准单元行译码列译码器再生放大器列译码器读出放大基准单元存储单元阵列行译码

I/O缓存器数据输出驱动数据输入寄存器

DINDOUT~行地址缓存器列地址缓存器③单管动态RAM4116(16K×

1位)外特性4.2DINDOUTA'6A'0~开复课件网

读放大器

读放大器

读放大器………………………06364127128根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs④4116(16K×1位)芯片读

原理

读放大器

读放大器

读放大器……4.263000I/O缓冲输出驱动OUTD开复课件网

读放大器

读放大器

读放大器………………………06364127128根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs…⑤4116(16K×1位)芯片写

原理数据输入I/O缓冲I/O缓冲DIN读出放大器

读放大器4.2630开复课件网(3)动态RAM时序

行、列地址分开传送写时序行地址RAS有效写允许WE有效(高)数据

DOUT

有效数据

DIN

有效读时序4.2行地址RAS有效写允许WE有效(低)列地址CAS有效列地址CAS有效开复课件网(4)动态RAM刷新

刷新与行地址有关①集中刷新（存取周期为0.5

s

）“死时间率”为128/4000×100%=3.2%“死区”为0.5

s

×128=64

s

周期序号地址序号tc0123871387201tctctctc3999VW01127读/写或维持刷新读/写或维持3872个周期（1936

s）

128个周期（64

s）

刷新时间间隔（2ms）刷新序号••••••tcXtcY••••••4.2以128×128矩阵为例开复课件网tC=tM

+tR读写刷新无“死区”②

分散刷新（存取周期为1

s

）(存取周期为0.5

s

+0.5

s

)4.2以128

×128矩阵为例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔128个存取周期…开复课件网③分散刷新与集中刷新相结合（异步刷新）对于128×128的存储芯片（存取周期为0.5

s

）将刷新安排在指令译码阶段，不会出现“死区”“死区”为0.5

s

若每隔15.6

s

刷新一行每行每隔2ms

刷新一次4.2开复课件网3.动态RAM和静态RAM的比较DRAMSRAM存储原理集成度芯片引脚功耗价格速度刷新电容触发器高低少多小大低高慢快有无主存缓存4.2开复课件网四、只读存储器（ROM）1.掩模ROM(MROM)行列选择线交叉处有MOS管为“1”行列选择线交叉处无MOS管为“0”2.PROM(一次性编程)VCC行线列线熔丝熔丝断为“0”为“1”熔丝未断4.2开复课件网3.EPROM(多次性编程)(1)N型沟道浮动栅MOS电路G栅极S源D漏紫外线全部擦洗D端加正电压形成浮动栅S与D不导通为“0”D端不加正电压不形成浮动栅S与D导通为“1”SGDN+N+P基片GDS浮动栅

SiO2+++++___

4.2开复课件网…控制逻辑Y译码X译码数据缓冲区Y控制128×128存储矩阵……PD/ProgrCSA10A7…A6A0……DO0…DO7112…A7A1A0VSSDO2DO0DO1…27162413…VCCA8A9VPPCSA10P