（高清版）GBT 43536.1-2023 三维集成电路 第1部分：术语和定义

三维集成电路第1部分：术语和定义Threedimensionalintegratedcircuit—Part1:Terminologiesanddefin(IEC63011-1:2018,Integratedcircuits—Threedimensionalintegratedcircuits—Part1:Terminology,IDT)2023-12-28发布国家市场监督管理总局国家标准化管理委员会I本文件按照GB/T1.1—2020《标准化工作导则第1部分：标准化文件的结构和起草规则》的规定起草。本文件是GB/T43536《三维集成电路》的第1部分。GB/T43536已经发布了以下部分：——第1部分：术语和定义；——第2部分：微间距叠层芯片的校准要求。本文件等同采用IEC63011-1:2018《集成电路三维集成电路第1部分：术语》。本文件做了下列最小限度的编辑性改动：——为与现有标准协调，将标准名称改为《三维集成电路第1部分：术语和定义》。请注意本文件的某些内容可能涉及专利。本文件的发布机构不承担识别专利的责任。本文件由中华人民共和国工业和信息化部提出。本文件由全国半导体器件标准化技术委员会(SAC/TC78)归口。本文件起草单位：中国电子技术标准化研究院、华进半导体封装先导技术研发中心有限公司、电子科技大学、池州华宇电子科技股份有限公司、中国科学院微电子研究所、中国航天科技集团公司第九研究院第七七一研究所、珠海越亚半导体股份有限公司。Ⅱ高性能电子系统需要大数据处理集成电路(IC)和存储IC之间交换。采用垂直互连芯片堆叠多个IC为芯片之间提供了更高的数据交换率。另外，凸点、金属柱或金属焊盘这些传统的互连和TSV能构成三个或多个芯片集成。多IC集成环境与集成在印制电路板上有巨大差异。GB/T43536《三维集成电路》,拟由三个部分组成。——第1部分：术语和定义。目的在于界定多芯片IC相关定义。——第2部分：微间距叠层芯片的校准要求。目的在于为使用硅通孔技术的叠层芯片在生产制造过程中的垂直堆叠校准给出可操作、可证实的程序。——第3部分：硅通孔模型及测试方法。目的在于为使用硅通孔进行叠层封装的芯片质量提供可规范化的要求。1三维集成电路第1部分：术语和定义1范围本文件界定了基于硅通孔(TSV)或凸点实现堆叠芯片的多芯片集成电路的术语和定义。本文件适用于基于硅通孔(TSV)或凸点实现堆叠芯片的多芯片集成电路的制造和测试。2规范性引用文件本文件没有规范性引用文件。3术语和定义3.1通用术语下列术语与二次集成方法相关，二次集成指在半导体水平表面垂直集成集成电路的制造方法。将一个接口或互连层与另一个接口或互连层相连接的中介层。注：转接板的目的是扩展互连层到更宽的节距或者再布线到不同的互连层。采用连接结构将基础电子元器件层间进行堆叠的技术。注1:“基础电子元器件”指晶体管、二极管、电阻器、电容器和电感器等。注2:多片互连技术的特殊情况是转接板可只包含内互连层，虽然在很多情况下其他电子元器件(特别是去耦电容)可被嵌入到转接板中。三维互连3-Dbonding将两个或多个芯片或晶圆表面电气连接或机械连接在一起的过程。示例：芯片到芯片、芯片到晶圆及晶圆到晶圆。三维堆叠3-Dstacking实现两个或多个器件间的电气内互连的三维键合操作。三维封装3-Dpackaging使用引线键合、叠层封装或嵌入印制电路板的多芯片三维集成。三维晶圆级封装3-Dwafer-level-packaging;3-DWLP三维集成采用的晶圆级封装技术。注：包括在晶圆制造完成后实施，涉及倒装芯片再分布、再布线互连、扇入型封装或者扇出型重构晶圆级封装。2再布线层redistributionlayer;RDL芯片上使I/O焊盘可扩展到其他位置的额外金属层。集成多个芯片、封装体或它们的组合集成为系统的单个封装。三维堆叠集成电路3-Dstacked-integrated-circuit采用三维方法垂直互连而不使用引线键合的多芯片集成电路。注：三维堆叠交替使用一系列的前道(器件)和后道(互连)层。采用三维方法直接堆叠的集成电路。注：互连是在片上互连。三维堆叠的特征是既有半导体制造的前道工序器件的堆叠，又包含后道工序互连的堆叠。将分立的逻辑电路与存储器用垂直的方式组合成集成电路，并采用焊球阵列(BGA)封装。注：两个或多个封装堆叠在一起。将分立的封装与封装用垂直的方式组装。注：两个或多个封装堆叠在一起。多芯片封装multi-chip-package;MCP多个芯片封装在一个封装体内。将包含两层或多层有源电子元器件的芯片垂直和水平集成在一个电路里。芯片堆叠的多层间通过物理和电气连接，实现信号传输。凸点bump在芯片表面制作金属柱或球，用以提供物理和电气连接。实现两个芯片电气互连的小尺寸凸点。芯片通过芯片下方凸点与基板互连。3硅通孔through-siliconvia;TSV贯穿硅晶圆或芯片的垂直互连通路。注：TSV示例见图1。标引序号说明：a——电源TSV;b——单层信号TSV;c——多层信号TSV;d——内部芯片互连；e——堆叠芯片互连。将电能从堆叠的晶圆或芯片的一层传送到另一层的TSV。注：示例见图1。单层信号TSVsingledropsignalTSV将电信号从堆叠晶圆或芯片的一层传输到另一层的TSV。注：示例见图1。将电信号从堆叠晶圆或芯片的一层传输到多层的TSV。注：示例见图1。内部芯片互连inter-diejum堆叠芯片之间的TSV互连，不连接到封装的输出端口。连接第一个芯片和封装端口的TSV。将信号从封装端传输到多层芯片的TSV。4避免TSV的机械变形导致电性能变化，而未布置有源电路的TSV周围区域。非接触式堆叠non-contactingdiestack集成了两层或两层以上有源器件的芯片且集成和信号传输的多层间没有物理接触。电路元件间的耦合，其中一个元件端口间的电压在另一个元件上产生电荷。[来源：GB/T2900.74—2008,131-12-31,有修改]电路元件间的耦合，其中一个元件上的电流使另一个元件的端口间产生磁通链。[来源：GB/T2900.74—2008,131-12-33,有修改]在特定行和列的截面尺寸上形成的特征或器件结构。垂直方向传输电荷的晶体管。硅通孔through-siliconvia;TSV贯穿硅晶圆或芯片的垂直电互连通路。对准标记alignmentkey用于仪器检查或调整堆叠芯片对位的标记。电容对准capacitivealignment使用电容的对位方法。当电容最大时，顶部和底部的电极板或芯片完全重叠。电感对准inductivealignment使用电感的对位方法。当电感最大时，顶部和底部的电极板或芯片完全重叠。测量与TSV结合的电容。TSV的时序延迟timingdelaythroughTSV由于TSV固有电阻和电容导致的传输延迟。抗电磁干扰electromagneticimmunity系统或器件在电磁干扰下性能抗衰退的能力。热抗扰度thermalimmunity系统或器件在热影响下性能抗衰退的能力。5GB/T43536.1—2023/IEC63011-1:2018串扰crosstalk电路或通道上传输的信号能量耦合到其他电路或通道上的现象。6[2]IEC60050-161:1990InternationalElectrotechnicalVocabulary(IEV)—Part161:Electro-magneticcompatibility[3]IEC60050-411:1996InternationalElectrotechnicalVocabulary(IEV)—Part411:Rota-tingmachinery[4]IEC60050-713InternationalElectrotechnicalVocabulary(IEV)—Part713:Radiocommu-nications:transmitters,receivers,networksandoperation[5]IEC60050-714InternationalElectrotechnicalVocabulary(IEV)—Part714:Switchingandsignallingintelecommunications[6]IEC63011-2Integratedcircuits—Threedimensionalintegratedcircuits—Part2:Alignmentofstackeddieshavingfinepitchinterconnect[7]IEC63011-3Integratedcircuits—Threedimensionalintegratedcircuits—Part3:Modelandmeasurementconditionsofthrough-siliconvia7GB/T43536.1—2023/IEC63011-1:2018汉语拼音索引串扰………………3.2.28垂直晶体管………3.2.19D单层信号TSV……………3.2.11,图1单层信号端………3.2.14倒装芯片…………3.2.8电感对准…………3.2.23电感耦合………3.2.17.2电容测试…………3.2.24电容对准…………3.2.22电容耦合………3.2.17.1电源TSV…………………3.2.10,图1叠层封装…………3.2.2堆叠芯片的互连…………………3.2.5对准标记…………3.2.21多层信号TSV……………3.2.12,图1多层信号端………3.2.15多片互连技术……3.1.2多芯片封装………3.2.3F非接触式堆叠……3.2.17封装堆叠…………3.2.1G硅通孔……3.2.9,3.2.20K抗电磁干扰………3.2.26内部芯片互连……………3.2.13,图1R热抗扰度…………3.2.27S三维堆叠…………3.1.4三维堆叠集成电路………………3.1.9三维封装…………3.1.5三维互连…………3.1.3三维集成电路……3.1.10三维晶圆级封装…………………3.1.6TTSV的时序延迟………………3.2.25W微凸点……………3.2.7X系统级封装………3.1.8芯片堆叠…………3.2.4Z再布线层…………3.1.7转接板……………3.1.1阻挡区……………3.2.16英文对应索引Aalignmentkey……………………3.2.218GB/T43536.1—2023/IEC63011-1:2018Bbump……………………3.2.6Ccapacitancetest………………………3.2.24capacitivealignment…………………3.2.22contactingdiestack……………………3.2.5crosstalk………………3.2.28cross-point……………3.2.18Ddiestack………………3.2.4EFflipchip………………3.2.8Iinductivealignment……………………3.2.23inductivecoupling……………………3.2.17inter-diejumper………………………3.2.13interposer………………3.1.1Kkeep-outzone…………………………3.2.16Mmicrobump……………3.2.7multichipinterconnecttechnology……………………3.1.2multi-chip-package……………………3.2.3multipledropsignalpin………………3.2.15multipledropsignalTSV……………………NPpackageonpackage……………………3.2.2packagestack…………………………3.2.19GB/T43536.1—2023/IEC63011-1:2018powerTSV………………………3.2.10Rredistributionlayer………………3.1.7Ssingledropsignalpin…………………………3.2.14singledropsignalTSV