第六章时序逻辑电路二

第6章时序逻辑电路2024/4/1726时序逻辑电路的分析和设计6.1 时序逻辑电路的基本概念6.2 时序逻辑电路的分析方法6.3 同步时序逻辑电路的设计方法6.4 异步时序逻辑电路设计6.5 若干经典时序逻辑电路2024/4/173同步时序逻辑电路设计的一般步骤同步时序电路的设计方法时序电路设计又称时序电路综合（synthesize），它是时序电路分析的逆过程，即根据给定逻辑功能的要求，选择适当的逻辑器件，设计出符合要求的时序逻辑电路。由给定的逻辑功能求出原始的状态图状态化简（或状态合并）状态编码（或状态分配）

选择触发器求输出方程、各触发器驱动方程画逻辑图检查自启动能力2024/4/1741.由给定的逻辑功能求出原始的状态图由于时序电路在某一时刻的输出信号，不仅与当前的输入信号有关，而且还与电路原来的状态有关。因此设计时序电路分析时，首先必须分析给定的逻辑功能，从而求出对应的状态转换图。这种直接由要求实现的逻辑功能求得的状态转换图叫做原始状态图。具体做法如下：分析给定的逻辑功能，明确电路的输入条件和输出要求，确定输入变量、输出变量及该电路应包含的状态和状态数量，并用字母S0、S1、…表示这些状态。一般来说，同步时序电路的CP脉冲是不作为输入变量考虑的。分别以上述状态为现态，考察在每一个可能的输入组合作用下应转入的状态及相应的输出，便可求得符合题意的原始状态图。对于n个输入变量，在每一个状态时，有2n个可能的转移方向，因此，必须考虑到所有的转移方向。这2n个可能的转移方向，可以是其它状态，也可能是现态。原始状态图是否全面正确，是时序电路设计成功与否的关键性的一步。因为后续的所有设计步骤都是在此基础上进行的。2024/4/175S2S0S3S11/00/01/01/10/00/01/10/0最小化状态图S0S2S11/10/00/00/01/01/0原始状态图2.状态化简根据给定要求得到的原始状态图不一定是最简的，很可能包含有多余的状态，即可以合并的状态。状态化简就是从原始状态图中找出多余状态，通过化简或合并把它们去除，以得到最小化状态图。最小化状态图必须与原始状态图的外部逻辑功能是相同的。状态化简是建立在状态等价这个概念的基础上的。所谓状态等价，是指在原始状态图中，若有两个或两个以上的状态，在输入相同的条件下，输出相同，而且向同一个次态转换，则称这些状态是等价的。凡是等价状态都可以合并。2024/4/176

在得到简化的状态图后，要对每一个状态指定一个二进制代码，这就是状态编码（或称状态分配）。编码的方案不同，设计的电路结构也就不同。编码方案选择得当，设计结果可以相对简单。为此，选取的编码方案应该有利于所选触发器的驱动方程及电路输出方程的简化。一般选用的状态编码方案都遵循一定的规律。编码方案确定后，根据简化的状态图，画出编码形式的状态图及状态表。4.选择触发器的类型和个数（n）其中M是电路包含的状态个数5.求电路的输出方程及触发器的驱动方程

根据编码的状态表及触发器的驱动表可求出电路的输出方程和各触发器的驱动方程6.画逻辑电路图，并检查自启动/校正能力状态编码及其它3.状态编码、画出编码形式的状态图及状态表2024/4/177同步时序逻辑电路的设计举例要求设计一个序列脉冲检测器，当连续输入信号110时，电路输出1，否则输出0。解：已知电路有一个输入信号，一个输出信号，其功能是检测输入信号为110时，给出逻辑1的输出输入信号是一个序列脉冲信号:

X=1111010001100001010101100001111101010001001………

功能分析：2024/4/178电路需记忆接收到的4种状态：输入信号分别为0和1的状态，输入信号连续为11和连续为110的状态。设：S0

表示为X=0的状态S1

表示为X=1的状态S2

表示为X=11的状态S3

表示为X=110的状态初始电路状态为S0S2S0S3S11/00/01/00/10/01/01/00/0原始状态图由给定的逻辑功能求出原始的状态图2024/4/179S2S0S3S11/00/01/00/10/01/01/00/0原始状态图最小化状态图S0S2S11/00/00/10/01/01/0状态化简分析原始状态图，我们可以发现：S0和S3是等价状态，因为：当X=0时，两个状态的输出Z都为0，次态均转向S0；当X=1时，两个状态的输出Z都为0，次态均转向S1，所以S0和S3是等价状态，可以以合并。2024/4/17101/0简化状态图S0S2S10/00/10/01/01/0编码形式的状态图0011011/00/00/10/01/01/0电路有三个状态，可以用2进制代码组合（00，01，10，11）中的任意三个代码表示。这里我们取：

S0=00 S1=01 S2=11

XQ1(n+1)Q0(n+1)/ZQ1nQ0n

0

10000/001/00100/011/01100/111/0由编码形式的状态图可画出编码后的状态表：状态编码及画出编码形式的状态图和状态表2024/4/1711选择触发器和确定驱动方程及输出方程

XQ1(n+1)Q0(n+1)/ZQ1nQ0n

0

10000/001/00100/011/01100/111/0根据公式：，本例中电路有3个状态，所以需要2个触发器。可选用比较灵活的JK触发器。确定各触发器驱动方程及电路输出方程：JKQnQn+10X1XX1X000011011输入

现态

次态

输出

驱动信号

XQ1nQ0nQ1(n+1)

Q0(n+1)ZJ1K1J0K00001110001110001110000000111110010000X0X0XX1X1X10X1X1XX0X0X0驱动信号及输出信号的真值表选择触发器2024/4/1712XXX1XXX0Q1Q0X0001111001X00XX11XQ1Q0X0001111001X0XXX1XXQ1Q0X0001111001XX10XX00Q1Q0X0001111001J0K0K1J1X000X100Q1Q0X0001111001Z输入

现态

次态

输出

驱动信号

XQ1nQ0nQ1(n+1)Q0(n+1)ZJ1K1J0K00001110001110001110000000111110010000X0X0XX1X1X10X1X1XX0X0X0卡诺图化简注意补充10状态2024/4/1713画出逻辑电路图2024/4/1714检查自启动和错误输出当出现非法状态Q1Q0=10时，如果X=0则进入00次态，如果X=1则进入11次态，表示可以自启动当出现Q1Q0=10非法状态时，如果恰好输入X也为0，则Z会出现1的错误状态，应该修正X000X100Q1Q0X0001111001Z修正办法：根据出现错误的地方，将卡诺图中的无关项写为0X000

0100Q1Q0X0001111001Z2024/4/17156.5经典的时序逻辑电路介绍2024/4/1716寄存器和移位寄存器

(Register&ShiftRegister)寄存器寄存器是计算机和其它数字系统中用来临时存储代码和数据的逻辑部件主要组成部分是触发器，通常寄存器由最常用的D触发器组成一个触发器能存储1位二进制代码要存储n位二进制代码的寄存器就需要n位触发器移位寄存器为了处理数据，有时需要将寄存器中的各位数据在移位控制信号的作用下，随着时钟信号，同步依次向高位或低位方向移动。具有移位功能的寄存器被称为移位寄存器2024/4/1717寄存器——8位集成寄存器74x3742024/4/1718把若干个触发器串接起来，就可构成一个移位寄存器（串→并转换）。CPQ0Q1Q2Q3012340000D3

000D2D3

00D1D2D3

0D0D1D2D3

CPQ0Q2Q1DiQ312345678911014位右移移位寄存器移位寄存器——工作原理2024/4/1719移位寄存器——双向移位寄存器

若把右移的移位寄存器中各触发器间的连接顺序反过来，让右边触发器的输出作为左邻触发器的数据输入，则可以构成左向的移位寄存器。若再增加一个控制信号和一些附加逻辑，就可以选择各触发器间的连接顺序，因而可以构成一个双向移位寄存器。2024/4/1720电路构成：

使用4个上升沿触发的RS触发器

并行4位数据输入：P0,P1,P2,P3

串行数据输入：DSR,DSL

工作模式控制信号：S1,S0

异步清零信号：/MR，低电平有效集成移位寄存器举例：74x1942024/4/172174x194的逻辑电路2024/4/1722最复杂/功能最多的移位寄存器桶形移位（barrelshift）Shiftorrotateadatawordbyanynumberofbitsinasingleoperation.Abarrelshifterisalogiccircuitwithndatainputs,ndataoutputs,andasetofcontrolinputsthatspecifyhowtoshiftthedatabetweeninputandoutput.2024/4/1723计数器(Counter)计数器数字系统中用的较多的一类基本逻辑器件基本功能是记录输入时钟脉冲的个数，即实现计数功能也可用于分频、定时、产生节拍脉冲和序列脉冲等许多方面几乎所有的数字设备中都有计数器分类按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器按进位体制的不同，可分为二进制计数器和非二进制计数器按计数过程中数字的增减趋势，可分为加法计数器、减法计数器和可逆/循环计数器2024/4/1724计数器的分类二进制计数器二进制异步计数器二进制异步加计数器二进制异步减计数器二进制同步计数器二进制同步加计数器二进制同步减计数器二进制同步可逆计数器非二进制计数器集成计数器介绍2024/4/1725状态图011110111000001100010101电路构成：

三个上升沿触发的D触发器

Di=/Qi,D触发器T‘触发器（计数状态）

时钟脉冲:CP0=CP;CP1=/Q0;CP2=/Q1二进制异步加法计数器工作特点：

FF0：每一个CP时钟脉冲翻转一次；

FF1：每一个/Q0的上升沿翻转一次；

FF2：每一个/Q1的上升沿翻转一次；

/Q0由0到1（Q0：10）

：相当于FF0的进位信号；

/Q1由0到1（Q1：10）

：相当于FF1的进位信号；

/Q2由0到1（Q2：10）

：相当于FF2的进位信号

“模”八加法计数器（Modulo:M=8)2024/4/1726011110111000001100010101Q0Q1Q2的周期分别是CP脉冲的2、4和8倍，相当于将CP脉冲进行了二分频、四分频和八分频。可做分频器使用异步计数器的频率：

tpd：时钟输入到Q输出的传输延迟时间每一级触发器增加一级时间延迟（tpd）对于n位的２进制异步计数器，总延迟时间为：n

tpd计数脉冲的最小周期Tmin=n

tpdCPQ0Q2Q11tpd2tpd3tpd12345678tpd：CP

Q的传输延迟时间二进制异步加法计数器的时序图2024/4/1727101010001000111100110011电路构成：

三个上升沿触发的D触发器

Di=/Qi,D触发器T‘触发器（计数状态）

时钟脉冲:CP0=CP;CP1=Q0;CP2=Q1状态图二进制异步减法计数器工作特点：

FF0 ：每一个CP时钟脉冲翻转一次；

FF1 ：每一个Q0的上升沿翻转一次；

FF2 ：每一个Q1的上升沿翻转一次；

Q0由0到1 ：相当于FF0的借位信号；

Q1由0到1 ：相当于FF1的借位信号；

Q2由0到1 ：相当于FF2的借位信号

“模”八减法计数器（Modulo:M=8)2024/4/1728二进制异步计数器小结n位二进制异步计数器由n个处于计数工作状态的触发器组成。各触发器之间的连接方式，由加、减方式和触发器的触发方式决定（D或JK构成T触发器）在二进制异步计数器中，高位计数器的状态翻转必须在低位触发器产生进位信号（加法计数）或借位信号（减法计数）之后才能实现。对第n位计数器来说，这需要延迟n

tpd时间计数脉冲的最小周期为：Tmin=n

tpd计数脉冲的最大频率为：Fmax=1/Tmin=1/(n

tpd)除了FF0，对于其它各触发器，时钟信号本身扮演着进位/借位信号的角色电路简单，无需附加逻辑

串行计数器，速度较慢（RippleClock）2024/4/1729二进制同步加法计数器多位二进制数末位加1时，若第i位以下的各位皆为1时，则第i位进行状态翻转，否则保持不变。

1011011 +1 1011100同步计数器的特点：计数脉冲同时驱动各位计数器的时钟脉冲输入端，当计数脉冲到来时，应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题，也被称为并行计数器，提前进位计数器。可构成元素：T触发器、JK触发器、D触发器……当选择由T触发器构成时：

2024/4/1730二进制同步加法计数器二进制同步加法计数器电路构成：

4个下降沿触发的JK触发器

令J=K，则JK触发器T触发器

各驱动信号分别为：J0=K0=1;J1=K1=Q0;J2=K2=Q0Q1;J3=K3=Q0Q1Q2

Ji=Ki

=1，

Qi=1；向高位产生进位2024/4/1731计数脉冲的顺序Q3

Q2

Q1

Q0

等效十进制数012345678910111213141516000

0000

1001

0001

1010

0010

1011

0011

1100

0100

1101

0101

1110

0110

1111

0111

1000

001234567891011121314150二进制同步加法计数器状态表2024/4/1732二进制同步加法计数器工作特点：

由于同步脉冲，所有的触发器同时翻转，都仅比计数脉冲滞后一个触发器的传输延迟时间tpd（CLKQ）

进位信号与时钟信号分离。进位信号由专门的电路生成，这些电路也产生时间延迟，当计数器位数增加时，进位电路将增加复杂性，同时也增加时间延迟。

进位信号必须在一个时钟信号周期内产生并稳定，因而同步加法计数器的工作周期和频率取决于触发器的传输延迟时间和进位电路最大延迟时间两者较大的一个因素。一般来讲，进位电路的最大延迟时间比触发器的传输延迟时间要大。二进制同步加法计数器时序图2024/4/1733

清零

/CLR预置

/LD使能

ENPENT

时钟

CP

预置数据输入端

DCBA

输出

QD

QCQBQALHHHHXLH

HHXXXXLXXLHHX

XX

XX

X

XDCBAXX

X

XXX

X

XXX

X

XLL

L

LDCBA保持保持计数4位二进制同步加法计数器

两个计数使能端：ENP,ENT，

EN=ENP∙ENT

４预置数据输入端：A，B，C，D

异步清零端：/CLR，低电平有效

同步并行预置控制：/LD,低电平有效

进位信号：RCO/TC74161功能表A：LSBRCO：RippleCarryOutput集成计数器介绍——74x1612024/4/1734例：用D触发器设计一个8421码十进制同步加法计数器计数脉冲顺序Q3nQ2nQ1nQ0nQ3(n+1)Q2(n+1)Q1(n+1)Q0(n+1)D3D2D1D00123456789000000010010001101000101011001111000100100010010001101000101011001111000100100000001001000110100010101100111100010010000根据题意，电路的状态个数，状态转换关系和状态编码都是明确的。可以直接列出8421码十进制同步加法计数器的状态表和驱动表：非二进制计数器（1）2024/4/1735一个8421码十进制同步加法计数器有10个状态，至少需要4个触发器。4个触发器有16个组合，其中6个组合是不用的，但我们仍将它们列在图中，对应项为任意项，用X表示，以得到驱动信号的最简表达式用卡诺图化简求D触发器的驱动信号的最简表达式

2024/4/1736

D触发器的驱动信号为：驱动信号（进位信号）由两级门电路构成，即：进位信号的传递需要２tpd8421码十进制同步加法计数器电路图CPCR

2024/4/1737计数脉冲的顺序Q3n

Q2n

Q1n

Q0nQ3(n+1)Q2(n+1)Q1(n+1)Q0(n+1)D3

D2

D1

D0012345678900000001001000110100010101100111100010010001001000110100010101100111100010010000000100100011010001010110011110001001000000111110100100000001010000101111010110000111011011001101101110108421码十进制同步加法计数器状态图能够自启动2024/4/1738非二进制计数器（2）用集成计数器构成任意进制计数器用现有的M进制计数器构成N进制计数器时，若M>N，则只需一片M进制计数器；若M<N，则需要多片M进制计数器M>N时，通常用两种方法实现：反馈清零法和反馈置数法：反馈清零法适合于有清零输入端的集成计数器，其基本思路是利用计数器的清零功能，当计数器从0状态开始计数，输入第N个CP脉冲时，通过门译码后，反馈给/CLR一个清零信号，立即使计数器返回到0状