加法计数器省公开课一等奖全国示范课微课金奖

4.4计数器设计4.4.14位二进制加法计数器设计【例】ENTITYCNT4ISPORT(CLK:INBIT;Q:BUFFERINTEGERRANGE15DOWNTO0);END;ARCHITECTUREbhvOFCNT4ISBEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ<=Q+1;ENDIF;ENDPROCESS;ENDbhv;第1页4.4.2整数、自然数和正整数数据类型整数常量书写方式示例以下：1 十进制整数0 十进制整数35 十进制整数10E3 十进制整数16#D9# 十六进制整数8#720# 八进制整数2#11010010# 二进制整数5.14位加法计数器VHDL描述第2页4.4.34位加法计数器另一个表示方式【例】

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));END;ARCHITECTUREbhvOFCNT4ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=Q1+1;ENDIF;Q<=Q1;ENDPROCESS;ENDbhv;第3页4位加法计数器由两大部分组成：图5-14位加法计数器RTL电路第4页4位加法计数器工作时序归纳数据类型BUFFER模式重载函数计数器结构第5页LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');

ELSIFCLK'EVENTANDCLK='1'THEN

IFEN='1'THEN

IFCQI<9THENCQI:=CQI+1;

ELSECQI:=(OTHERS=>'0');

ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT<='1';

ELSECOUT<='0';ENDIF;CQ<=CQI;

ENDPROCESS;ENDbehav;4.5普通加法计数器设计(10进制)第6页4.5.1相关语法1.变量2.省略赋值操作符（OTHERS=>X）

为了简化表示才使用短语“(OTHERS=>X)”，这是一个省略赋值操作符，它能够在较多位位矢量赋值中作省略化赋值，如以下语句：

SIGNALd1:STD_LOGIC_VECTOR(4DOWNTO0);VARIABLEa1:STD_LOGIC_VECTOR(15DOWNTO0);...d1<=(OTHERS=>'0')；a1:=(OTHERS=>'0')；VARIABLE，属于数据对象赋值符号:=第7页4.5.2带有异步复位和同时时钟使能10进制计数器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');--计数器复位

ELSIFCLK'EVENTANDCLK='1'THEN--检测时钟上升沿

IFEN='1'THEN--检测是否允许计数

IFCQI<9THENCQI:=CQI+1;--允许计数

ELSECQI:=(OTHERS=>'0');--大于9，计数值清零

ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT<='1';--计数大于9，输出进位信号

ELSECOUT<='0';ENDIF;CQ<=CQI;--将计数值向端口输出

ENDPROCESS;ENDbehav;【例】第8页RTL电路第一个ifCQ1<9then组成了比较器IfRST=‘1’THENCQ1:=(OTHERS=>’0’)组成锁存器异步清零端IfEN=‘1’THENELSECQ1:=(OTHERS=>’0’)2选1多路选择器CQI:=CQI+1第9页图5-4例5-3工作时序第10页5.2.3带有并行置位移位存放器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSHFRTIS--8位右移存放器

PORT(CLK，LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);QB:OUTSTD_LOGIC);ENDSHFRT;ARCHITECTUREbehavOFSHFRTISBEGINPROCESS(CLK,LOAD)VARIABLEREG8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFCLK'EVENTANDCLK='1'THENIFLOAD='1'THEN--装载新数据

REG8:=DIN;ELSEREG8(6DOWNTO0):=REG8(7DOWNTO1);ENDIF;