计算机组成原理课程复习市公开课一等奖省赛课微课金奖课件

计算机组成原理课程1-4章复习第1页第一章计算机系统概念难点本章概念、名词较多学生在此章基础上，在深入学习以下各章后，逐步加深对本章各种名词、概念及整机工作原理了解。严格讲本章没太多难点初学者一时不能很快了解掌握重点与难点第2页第一章计算机系统概念重点当今世界计算机主流还是以冯·诺依曼结构计算机为代表重点要掌握以指令流和数据流为根本计算机工作原理真正认识到计算机内部工作过程是逐条取指令、分析指令、执行指令过程重点与难点第3页知识点计算机系统概论计算机软、硬件概念；计算机系统层次结构；计算机基本组成主要技术指标机器字长、存放容量、运算速度计算机产生、发展及在各个不一样领域应用。第4页微程序机器M0(微指令系统)由硬件直接执行微指令传统机器M1(机器语言机器)用微程序解释机器指令虚拟机器M2(操作系统机器)用机器语言解释操作系统虚拟机器M3(汇编语言机器)用汇编程序翻译成机器语言程序虚拟机器M4(高级语言机器)用编译程序翻译成汇编语言程序第5页以存放器为中心计算机结构框图计算机硬件框图第6页第二章计算机发展和应用重点了解计算机发展史及它应用领域目标在于激发学生学习本课程主动性重点与难点第7页第三章系统总线重点掌握系统总线在计算机硬件结构中地位和作用多总线结构为克服总线瓶颈问题而采取总线进行判优和通讯控制处理众多部件争用总线。重点与难点第8页第三章系统总线难点总线通讯控制。重点与难点第9页知识点系统总线总线概念从分散连接到总线连接总线分类按连接部件不一样片内总线系统总线数据总线、地址总线、控制总线总线特征各个部件能够连接到总线上，需要求以下特征机械特征、电气特征、功效特征、时间特征总线结构单总线、多总线总线控制总线判优链式查询、计算器定时查询、独立请求方式通信控制同时、异步第10页第四章存放器重点掌握存贮器基本功效及各类存放器读写信息原理尤其要注意半导体存放器外特征和工作原理半导体与CPU连接方式这么可愈加强对整机概念了解。必须了解高速缓冲存放器(Cache)、主存和外存组成，以及他们在存放器层次结构中各自所起作用重点与难点第11页第四章存放器难点学习时必须从本质上去认识各种存放芯片因为不一样其基本单元电路是不一样设计存放芯片与CPU连接电路关键在于存放芯片选片逻辑确实定学生必须将以前学过电路知识综合应用，合理选取各种芯片，准确画出存放器与CPU连接电路图。重点与难点第12页知识点存放器存放器分类按存取方式：ROM、RAM存放器层次结构缓存－主存、主存－辅存主存存放原理静态RAM、动态RAM、ROM存放器与CPU连接高速缓冲存放器(Cache)辅助存放器第13页1．计算机使用总线结构便于增减外设，同时_____。A．降低了信息传输量B．提升了信息传输速度C．降低了信息传输线条数D.加重了CPU工作量答案：C2．总线中地址线作用是_____。A.只用于选择存放器单元B.由设备向主机提供地址C．用于选择指定存放器单元和I/O设备接口电路地址答案：C3.在三种集中式总线控制中，____方式响应时间最快。A．链式查询B．计数器定时查询C．独立请求答案：C第三章系统总线第14页4．在三种集中式总线控制中．独立请求方式响应时间最快，是以____代价。A．增加仲裁器开销B．增加控制线数C．增加仲裁器开销和增加控制线数D.增加总线占用时间答案：B6.三种集中式总线控制中，_____方式对电路故障最敏感A.链式查询B．计数器定时查询C．独立请求答案：A7．在计数器定时查询方式下，若每次计数从上一次计数终止点开始，则____。A．设备号小优先级高B．每个设备使用总线机会相等C．设备号大优先级高答案：B第15页8．在计数器定时查询方式下，若计数从0开始，则_____。A．设备号小优先级高B．每个设备使用总线机会相等C．设备号大优先级高答案：A9．在独立请求方式下，若有N个设备，则_____。A．有一个总线请求信号和一个总线响应信号B．有N个总线请求信号和N个总线响应信号C．有一个总线请求信号和N个总线响应信号答案：B10．在链式查询方式下，若有N个设备，则A．有N条总线请求线B．无法确定有几条总线请求线C．只有一条总线请求线答案：C第16页11．总线通信中同时控制是_____。A．只适合于CPU控制方式B．由统一时序控制方式C．只适合于外围设备控制方式D.全部指令执行时间都相同方式答案：B12．总线异步通信方式______。A．不采取时钟信号，只采取握手信号B．既采取时钟信号，又采取握手信号C．既不采取时钟信号，又不采取握手信号答案：A13.信息只用一条传输线，且采取脉冲传输方式称为____。A.串行传输B.并行传输C.并串行传输D.分时传输答案：A14.信息能够在两个方向上同时传输总线属于____。A.单工总线B.半双工总线C.全双工总线D.单向总线答案：C第17页15.异步串行通信主要特点是_____。A.通信双方不需要同时B.传送每个字符是独立发送C.字符之间间隔时间应相同D.传送数据中不含控制信息答案：B16.在____计算机系统中，外设能够和主存放器单元统一编址。A.单总线B.双总线C.三总线D.以上三种都能够答案：A17.在采取____对设备编址时，不需要专门I/O指令组。A.统一编址法B.单独编址法C.二者都是D.二者都不是答案：A18.在微型机系统中，外围设备经过_____与主板系统总线相连接。A.适配器B.设备控制器C.计数器D.存放器答案：A第18页3.1假设总线时钟频率为8MHz，一个总线周期等于一个时钟周期。若在一个总线传输周期可并行传送16位数据，求该总线带宽。解：数据传输率（总线带宽）：每秒传输最大字节数（MBps）1个总线周期=1个时钟周期=1/8=0.125s1个总线周期传送16位=2B（字节）故总线出输率为：2B*（1/0.125s）=16MBps

或求：2B*8=16MBps第19页3.2在一个32位总线系统中，总线时钟频率为66MHz，假设总线最短传输周期为4个时钟周期，试计算总线最大数据传输率。若想提升传输率，可采取什么办法？解：数据传输率（总线带宽）：每秒传输最大字节数（MBps）1个总线周期=4个时钟周期=4*1/66=0.06

s1个总线周期传送32位=4B（字节）故总线出输率为：4B*（1/0.06

s）=66MBps或求：4B*（66MHz/4）=66MBps提升数据传输率办法：(1)提升数据线宽度(2)提升总线时钟频率(3)缩短总线传输周期第20页3.3在异步串行传输系统中，字符格式为：1个起始位、8个数据位、1个校验位，2个终止位。若要求每秒传输120个数据帧，计算数据传送波特率和比特率。00/10/10/1111起始位

1位数据位5、6、7、8位不等校验位

1位停顿位1、1.5、2位不等空闲位低位高位一个帧结构解：波特率（数据传输速率）单位时间内传送二进制数据位数bps（1+8+1+2）×120=1440bps比特率：单位时间内传送二进制有效数据位数bps1440*(8/12)=960bps第21页第四章存放器1．一个16K×32位存放器，其地址线和数据线总和是A48B．46C．36答案：B2．一个512KB存放器，其地址线和数据线总和是A．17B．19C．27答案：C3．某计算机字长是16位，它存放容量是64KB，按字编址，它寻址范围是___。A．64KB．32KBC.32K答案：C4．某计算机字长是32位，它存放容量是256KB，按字编址，它寻址范围是_____。A．128KB．64KC.64KB答案：B第22页12．若主存每个存放单元为16位，则A．其地址线为16根B．其地址线数与16无关C．其地址线数与16相关答案：B29．一个四体并行低位交叉存放器，每个模块容量是64K×32位，存取周期为200ns，在下述说法中____是正确。A．在200ns内，存放器能向CPU提供256位二进制信息B．在200ns内，存放器能向CPU提供128位二进制信息C.在50ns内，每个模块能向CPU提供32位二进制信息答案：B28交叉编址存放器实质是一个___存放器，它能___执行___独立读／写操作。A.模块式，并行，多个B．模块式，串行，多个C.整体式，并行，一个答案：A第23页5．以下说法中正确是____。A．Cache与主存统一编址，Cache地址空间是主存地址空间一部分B．主存放器只由易失性随机读／写存放器组成C.单体多字存放器主要处理访存速度问题答案：C6．Cache地址映像中，若主存中任一块均可映射到Cache内任一块位置上，称作_____。A．直接映像B．全相联映像c．组相联映像答案：B7．以下器件中存取速度最快是____。A．CacheB．主存c．存放器答案：C8.假如一个高速缓存系统中，主存容量为12MB，Cache容量为400KB，则该存放系统总容量为:A.12MB+400KBB.12MBC.400KBD.12MB-400KB答案：B第24页4.1一个容量为16K×32位存放器，其地址线和数据线总和是多少？当选取以下不一样规格存放芯片时，各需要多少片？

1K×4位，2K×8位，4K×4位，16K×1位，4K×8位，8K×8位

解：

地址线和数据线总和=14+32=46根；

需要片数为：

1K×4：16K×32/1K×4=16×8=128片

2K×8：16K×32/2K×8=8×4=32片

4K×4：16K×32/4K×4=4×8=32片

16K×1：16K×32/16K×1=32片

4K×8：16K×32/4K×8=4×4=16片

8K×8：16K×32/8K×8=2×4=8片

第25页4.2．一个1K×4位动态RAM芯片，若其内部结构排列成64×64形式，已知存取周期为0.1s，(1)若采取分散刷新和集中刷新相结合方式，刷新信号周期应该取多少?(2)若采取集中刷新，则对该存放芯片刷新一遍需多少时间?死时间率是多少？解：(1)分散式和集中式相结合方式即为异步式，刷新信号时间间隔为：2ms／64=31.25s，故取刷新信号周期为31.25s(2)刷新周期为2ms，故刷新周期内有2ms/0.1s=4000个读写周期，其中有64个读写周期用来刷新，故将存放器刷新一遍用时为：64*0.1s=6.4s死时间率为：6.4s/2ms=0.32%第26页4.3某8位微型机地址码为18位，若使用4K×4位RAM芯片组成模块板结构存放器，试问：

（1）该机所允许最大主存空间是多少？

（2）若每个模块板为32K×8位，共需几个模块板？

（3）每个模块板内共有几片RAM芯片？

（4）共有多少片RAM？

（5）CPU怎样选择各模块板？

解：（1）218=256K，则该机所允许最大主存空间是256K×8位（或256KB）；

（2）模块板总数=256K×8/32K×8=8块；

（3）板内片数=32K×8位/4K×4位=8×2=16片；

（4）总片数=16片×8=128片；（5）最高三位经过3：8译码器选模块板次高三位经过3：8译码器选模块板内芯片组剩下地址线接芯片地址引脚。或反过来，最低三位选模块板（多模块交叉存放器）板地址3位片地址3位片内地址12位171615141312110第27页4.4设CPU共有16根地址线，8根数据线，并用MREQ（低电平有效）作访存控制信号，R/W作读写命令信号（高电平为读，低电平为写）。现有以下存放芯片：

ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其它门电路（门电路自定）。试从上述规格中选取适当芯片，画出CPU和存放芯片连接图。要求以下：

（1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区；

（2）指出选取存放芯片类型及数量；

（3）详细画出片选逻辑。解：

（1）地址空间分配图：

（2）选片：ROM：4K×4位：2片；

RAM：4K×8位：3片；

（3）CPU和存放器连接逻辑图及片选逻辑：

第28页(1)地址空间分配图A15A11A7A3A0

0000，0000，0000，00000000，1111，1111，11110001，0000，0000，00000001，1111，1111，11110010，0000，0000，00000010，1111，1111，11110011，0000，0000，00000011，1111，1111，11114KROM*20~FFFH4KRAM1000~1FFFH4KRAM~2FFFH4KRAM3000~3FFFH(2)选芯片方法：最好选取容量一样存放器芯片（组）。这么轻易画图。本题能够选取2片4K*4ROM芯片组成4K*8ROM，3片4K*8RAM（提议使用）也可选取2片2K*8ROM芯片组成4K*8ROM,3片4K*8RAM还可选取2片2K*8ROM，6片2K*8RAM第29页

4K

×8位

RAM4K

×8位

RAM……PD/ProgrG1CBAG2BG2A……4K

×8位

RAM…MREQA15A14A13A12A11A0…D7D0WR…1…………Y0Y1Y2Y3…4K

×4位ROM（3）CPU和存放器连接逻辑图及片选逻辑：第30页2K

×8位ROM

2K

×8位

ROM4K

×8位

RAM……PD/ProgrG1CBAG2BG2A……4K

×8位

RAM…MREQA15A14A13A12A11A10A0…D7D0WR…1…………Y0Y1Y2Y3…&&1…第31页例4.5．设CPU共有16根地址线，8根数据线，并用MREQ作为访存控制信号(低电平有效)，WR作为读／写控制信号(高电平为读，低电平为写)。现有芯片及各种门电路(门电路自定)，如图所表示。画出CPU与存放器连接图，要求：(1)存放芯片地址空间分配为：0—2047为系统程序区；2048—8191为用户程序区。(2)指出选取存放芯片类型及数量。(3)详细画出片选逻辑。第32页解：(1)确定主存地址分配：0~2047D=0~7FFH2048—8191D=800~1FFFHA15A11A7A3A0

0000，0000，0000，00000000，0111，1111，11110000，1000，0000，00000001，1111，1111，1111

(2)选片：1片2K×8位ROM

3片2K×8位RAM(3)片选及地址分配：ROM，RAM片内地址A10~

A0

片选地址：A15~

A11分别接到3-8译码器各端，其中A15~

A14恒为0。

ROM2K*8RAM6K*8第33页(1)确定主存地址分配：0~2047D=0~7FFH2048—8191D=800~1FFFH

A15A11A7A3A0

0000，0000，0000，00000000，0111，1111，11110000，1000，0000，00000000，1111，1111，1111

0001，0000，0000，00000001，0111，1111，11110001，1000，0000，00000001，1111，1111，11112KROM0~7FFH2KRAM800~FFFH2KRAM1000~17FFH2KRAM1800~1FFFH第34页第35页解：(1)Cache地址格式Cache中可装入512块数据主存字块标识Cache字块地址字块内地址7位9位2位(2)直接映射主存字块标识组地址字块内地址9位7位2位(3)四路组相连映射主存字块标识字块内地址16位2位(4)全相连映射4.6设主存容量为256K字，Cache容量为2K字，块长为4。(1)设计Cache地址格式，Cache中可装入多少块数据？(2)在直接映射方式下，设计主存地址格式。(3)在四路组相连映射方式下，设计主存地址格式。(4)在全映射方式下，设计主存地址格式。(5)若存放字长为32位，存放器按字节寻址，写出上述三种方式下主存地址格式。Cache字块地址字块内地址9位2位第36页主存字块标识Cache字块地址字块内地址7位9位4位直接映射主存字块标识组地址字块内地址9位7位4位四路组相连映射主存字块标识字块内地址16位4位全相连映射(5)按字节寻址：字块内地址改变，其余不变。总地址变长。第37页4.7设某机主存容量为4MB，Cache容量为16KB，每字块有8个字，每字32位，设计一个四路组相联映射（即Cache每组内共有4个字块）Cache组织，要求：

（1）画出主存地址字段中各段位数；

（2）设Cache初态为空，CPU依次从主存第0、1、2……89号单元读出90个字（主存一次读出一个字），并重复按此次序读8次，问命中率是多少？

（3）若Cache速度是主存6倍，试问有Cache和无Cache相比，速度提升多少倍？解：

(1)因为容量是按字节表示，则主存地址字段格式划分以下

Cache16KB/(8*4B)=512（块）Cache组数512/4=128（组）10位

7位5位211211540第38页未命中次数90/8≈12命中率h=(90*8-12)/90*8=98.3%(3)没有Cache访问时间为6t*720，有Cache访问时间为t*(720-12)+6t*12，则有Cache和没有Cache相比，速度提升倍数:

6t*720t*(720-12)+6t*12–1=4.54或；ta=h×tc+(1－h)×tm=0.983t+(1-0.983)6t=1.0905t6t/1.0905t-1=4.54第39页1.Cache命中率CPU欲访问信息在Cache中比率h=NcNc+Nm3.Cache–主存系统效率e2.Cache–主存系统平均访问时间：访问主存时间为tm，Cache命中率为h，访问Cache时间为tc

则

e=×100%tc

h×

tc+(1－h)×tm平均访问时间访问Cache时间

e=×100%ta=h×tc+(1－h)×tm第40页例4.8．设果计算机采取直接映像Cache，巳知主存容量为4MB，Cache容量4096B，字块长度为8个字(32位／字)。(1)画出反应主存与Cache映像关系主存地址各字段分配框图，并说明每个字段名称及位数。(2)设Cache初态为空、若CPU依次从主存第0，1，…，99号单元读出100个字(主存一次读出一个字)。并重复按此次序读10次，问命中率为多少?(3)假如Cachc存取时间是50ns，主存存取时间是500ns，依据(2)求出命中率，求平均存取时间。(4)计算Cachc一主存系统效率。解:(1)Cache块：（4096/4）/8=128（块）——7位地址主存块：（4MB/4）/8=128K（块）——17位地址块内地址：按字节（因主存按字节编址）32字节——5位地址第41页(2)因为Cache初态为空，且块长为8，所以CPU第一次读100个字时，共有13次末被命中，即读第0、8、16、…、96号单元时末命中)，以后9次重复读这100个字时均命中，故命中率为[(100*10-13)／100*10]*100％＝98.7％(3)平均访问时间：0.987*50ns+(1-0.987)*500ns＝55.85ns(4)cacke一主存系统效率为(50ns／55.85ns)×100％＝89.5％主存块标识10位cache块地址7位块内地址5位第42页例.4.9有一主存——Cache层次存放器，其主存容量1MB，Cache容量64KB，每块8KB，若采取直接映象方式，求：（1）主存地址格式？（2）主存地址为25301H，问它在主存哪一块？解:(1)Cache:64KB/8KB=8(块)主存：1MB/8KB=128(块)

13位块内地址3位Cache块号4位主存块标识(2)25301H=00100101001100000001第43页解：八体存放器连续读出8个字总信息量为32b×8＝256b次序存放存放器连续读出8个字时间是：400ns×8=3200ns=32×10-7s交叉存放存放器连续读出8个字时间是：400ns+(8-1)×50ns=7.5×10-7s高位交叉存放器带宽是256／(32×10-7)=8×107bps。低位交叉存放器带宽是256／(7.5×10-7)=34×107bps。例4.10设有8个模块组成八体存放器结构，每个模块存取周期为400ns，存放字长为32位。数据总线宽度为32位，总线传输周期50ns，试求次序存放(高位交叉)和交义存放(低位交叉)存放器带宽。第44页知识点(4)输入输出系统输入输出系统概述I/O系统组成：I/O软件（I/O指令）、I/O硬件（接口、设备）外部设备I/O接口功效、组成I/O与主机信息传送控制方式程序查询中止存放器直接存取方式第45页知识点(5)计算机运算方法及运算器

讲述数表示进制转换原码、补码、反码定点数、浮点数定点运算加减乘除浮点运算其特殊性算术逻辑运算单元快速进位链第46页知识点(6)指令系统机器指令指令格式：操作码、地址码操作数和操作类型数据传送、算逻运算、移位、转移寻址方式与汇编语言对照学习指令格式举例CISC及RISC技术第47页知识点(7)CPU结构和功效CPU结构CU、ALU、存放器、中止系统指令周期取指、执行、间址、中止指令流水中止系统。第48页知识点(8)控制单元功效及设计方法微操作命令分析及功效组合逻辑设计微程序设计。第49页第五章输入输出系统重点要求掌握三种主机与I/O交换信息方式程序查询程序中止DMA明确不一样控制方式各自所需硬件及软件编程方法尤其对中止技术应了解更深入才能深入加深了