《数字电子技术基础 第5版》 课件 第6章 时序逻辑电路

第6章时序逻辑电路目录26.1概述 6.2时序逻辑电路的分析方法 6.3常用中规模时序逻辑电路及其应用 6.4时序逻辑电路的设计 6.5综合应用 6.6用MultiSim分析时序逻辑电路6.7用VHDL设计任意进制计数器时序逻辑电路一般由组合逻辑电路和存储电路两部分组成，其输出不仅与输入有关还与电路原来的状态有关。6.1概述时序逻辑电路的结构框图3输入输出驱动输入状态输出时序逻辑电路描述方法：输出方程、时钟方程、驱动方程和状态方程时钟方程：各触发器时钟表达式。时序逻辑电路的结构框图输出方程F=f(A,Q) 驱动方程D=g(A,Q)状态方程Q(tn+1)=h(D,Q(tn))46.1概述时序逻辑电路的分类：1.按照存储单元状态变化的特点

同步时序逻辑电路：所有触发器的状态变化都是在同一时钟信号的同一边沿发生的

异步时序逻辑电路：各触发器状态的变化不是同时发生56.1概述时序逻辑电路的分类：2.按照输出信号的特点

米里(Mealy)型：输出状态不仅与存储电路的状态有关，而且还与输入有关

摩尔(Moore)型：输出状态仅与存储电路的状态有关66.1概述注：有些电路没有组合逻辑电路；有些电路除时钟外没有输入信号。时序逻辑电路的分类：3.按逻辑功能划分计数器寄存器（移位寄存器）顺序脉冲发生器序列信号发生器等。76.1概述时序逻辑电路的分析步骤6.2时序逻辑电路的分析时序逻辑电路分析的一般步骤状态方程时钟方程驱动方程输出方程逻辑功能特性方程状态转换表状态转换图时序图8时序逻辑电路的描述方法：状态转换表、状态转换图或时序图。状态转换真值表（简称状态转换表）：

将触发器的状态方程及输出方程用表格的形式来描述，以表示触发器在时钟脉冲作用下的状态转换情况。96.2时序逻辑电路的分析时序逻辑电路的描述方法：状态转换表、状态转换图或时序图。状态转换图：将时序逻辑电路触发器输出的状态组合用圆圈圈起来，用箭头表示状态转换过程。000001Q2Q1Q00/0A/F106.2时序逻辑电路的分析时序逻辑电路的描述方法：状态转换表、状态转换图或时序图。时序图：在序列时钟脉冲作用下时序逻辑电路触发器的状态、电路的输出状态随时间变化的波形图。116.2时序逻辑电路的分析【例6-1】分析下图所示时序逻辑电路，要求写出驱动方程和状态方程，说明其逻辑功能。6.2.1同步时序逻辑电路的分析分析：各触发器均在CP的下降沿进行触发，电路为同步时序逻辑电路121.写出驱动方程2.列状态方程T触发器特性方程状态方程136.2.1同步时序逻辑电路的分析状态方程143.分析电路功能，方法一通过状态转换表进行分析假定初态，代入状态方程，求次态；再将次态作为初态，代入状态方程，求出下一个次态。依次循环便得状态转换表。6.2.1同步时序逻辑电路的分析列状态转换表的第二种方法：驱动方程156.2.1同步时序逻辑电路的分析166.2.1同步时序逻辑电路的分析电路功能描述：不能自启动的同步6进制计数器驱动方程17分析逻辑功能第二种方法：利用状态转换图6.2.1同步时序逻辑电路的分析驱动方程T触发器特性方程状态方程18分析逻辑功能第二种方法：状态转换图6.2.1同步时序逻辑电路的分析状态转换图：各触发器输出状态的组合用圆圈圈起来，用箭头表示状态转换过程，箭头出发点为初态，箭头到达点为次态。000001Q2Q1Q0011111110100010101电路功能描述：不能自启动的同步6进制计数器19状态方程6.2.1同步时序逻辑电路的分析状态方程电路功能描述：不能自启动的同步6进制计数器20分析电路逻辑功能的第三种方法：时序图6.2.1同步时序逻辑电路的分析6.2.2异步时序逻辑电路的分析21在异步时序逻辑电路中，触发器的时钟不同，或时钟相同但触发的边沿不同。分析异步时序逻辑电路时，一定要注意状态方程有效的时钟条件。只有满足时钟条件的触发器状态才可能发生变化；不具备时钟条件的触发器保持原状态不变。22【例题】分析TTL门电路构成的时序逻辑电路的逻辑功能。要求写出驱动方程、时钟方程和状态方程，画出状态转换图，说明其逻辑功能。6.2.2异步时序逻辑电路的分析分析：触发器触发脉冲不一致，电路为异步时序逻辑电路1.写出驱动方程和时钟方程23时钟方程驱动方程6.2.2异步时序逻辑电路的分析1.写出驱动方程和时钟方程2.JK触发器特性方程状态方程24时钟方程驱动方程6.2.2异步时序逻辑电路的分析000001Q2Q1Q0010011100111101110电路功能描述：能自启动的异步5进制加法计数器25状态方程3.画出状态转换图6.2.2异步时序逻辑电路的分析利用时序图或状态转换表同样可以分析电路逻辑，参见例6-1的分析方法266.2.2异步时序逻辑电路的分析时序图？常用中规模时序逻辑电路（MSI）：寄存器/移位寄存器、计数器、顺序脉冲发生器、序列信号发生器应用：MSI电路分析、应用MSI进行设计6.3

常用中规模时序逻辑电路及其应用27寄存器：存储多位二值信号的逻辑部件6.3.1寄存器和移位寄存器4位TTL寄存器74LS175电路图和逻辑符号2874LS175的逻辑功能74LS175：4位TTL寄存器296.3.1寄存器和移位寄存器移位寄存器：除了具有寄存器的存储功能外，还具有移位功能。分类：单向（左移或右移）移位寄存器、双向移位寄存器代码输入：串行输入、并行输入状态输出：串行输出、并行输出306.3.1寄存器和移位寄存器CC4015电路图和逻辑符号31CC4015：CMOS双4位移位寄存器6.3.1寄存器和移位寄存器驱动方程：特性方程：状态方程：326.3.1寄存器和移位寄存器状态方程：时钟脉冲

串行输入输出CPDSQ0Q1Q2Q3012340101100001000010010101101串行输入数据DS为1011时的状态转换表336.3.1寄存器和移位寄存器10111111时序图34右移6.3.1寄存器和移位寄存器101110111101串行输入—串行输出串行输入—并行输出356.3.1寄存器和移位寄存器74LS194：4位双向移位寄存器。364位双向移位寄存器74LS194电路图和逻辑符号6.3.1寄存器和移位寄存器37

1.写出驱动方程6.3.1寄存器和移位寄存器驱动方程：386.3.1寄存器和移位寄存器状态方程：39M1M0控制电路工作模式：00：保持01：右移10：左移11：并行输入6.3.1寄存器和移位寄存器74LS194逻辑功能406.3.1寄存器和移位寄存器4174LS194VCCQ0Q1Q2Q3CPM0GNDDSLDSRCRD0D3D2D1M174LS194VCCQ0Q1Q2Q3CPM0GNDDSLDSRCRD0D3D2D1M1【例题】使八个灯从左至右依次变亮,再从左至右依次熄灭，应如何连线?….….右移8个1，再右移8个0移位脉冲5V5V01015VC上电清零计数器：能够实现对输入脉冲个数计数功能的器件。用途：计数、定时、分频、数字运算。分类：6.3.2计数器42驱动方程：6.3.2.1同步计数器输出方程：特性方程：状态方程：43同步二进制计数器输出方程：状态方程：00000001Q3Q2Q1Q00010/CO/0/0446.3.2.1同步计数器状态转换图：状态转换图45逻辑功能：带进位输出的同步模16的加法计数器，或者带进位输出的同步四位二进制加法计数器6.3.2.1同步计数器时序图：一般来说，一个n位的二进制计数器具有2n个状态，称为模2n计数器，其最后一级触发器输出频率降为时钟CP频率的l/2n。46f0

6.3.2.1同步计数器状态转换表476.3.2.1同步计数器同步二进制加法计数器驱动输入的表达式：48同步二进制减法计数器驱动输入的表达式：6.3.2.1同步计数器74LS161：同步四位二进制加法计数器4974LS161电路图6.3.2.1同步计数器74LS161：同步四位二进制加法计数器5001驱动方程JK触发器的特性方程状态方程6.3.2.1同步计数器74LS161具有同步预置功能，预置端低电平有效同步四位二进制加法计数器74LS161511111101计数功能：同步四位二进制加法计数器6.3.2.1同步计数器同步四位二进制加法计数器74LS1615274LS161电路图进位输出6.3.2.1同步计数器清零功能：异步清零同步四位二进制加法计数器74LS1615374LS161功能表74LS161逻辑符号6.3.2.1同步计数器5474161逻辑符号及其逻辑功能预置端低电平有效清零端低电平有效计数控制端高电平有效计数脉冲上升沿计数预置数输入端状态输出端进位输出端55同步十进制计数器：二-十进制计数器是用四位二进制数的代码代表1位十进制数进行计数的器件种类：加法计数器、减法计数器和可逆计数器6.3.2.1同步计数器56同步十进制加法计数器同步四位二进制加法计数器同步十进制加法计数器6.3.2.1同步计数器57同步十进制加法计数器同步四位二进制加法计数器6.3.2.1同步计数器5874LS161逻辑符号74LS160逻辑符号74LS160：同步十进制加法计数器74LS161：同步十进制加法计数器6.3.2.1同步计数器59清零法：当计数器计数到某个状态，将此状态译码后接到计数器的清零端，跳过多出来的状态，得到所需要的计数器。如果计数器清零端低电平有效，译码电路采用与非门；如果高电平有效，则采用与门。6.4.2.1任意进制计数器的设计60清零法的步骤：1.如果清零端为异步作用端，写出模M的二进制代码；否则写出M-1的二进制代码；2.将上述二进制代码中取值为1的状态进行与运算，便可得到清零端的表达式；3.画出电路图。6.4.2.1任意进制计数器的设计61置数法：通过对计数器预置某个数值的方法跳过（N-M）个状态，从而得到M进制计数器。置数法示意图置数法：实现的电路接线图不唯一。6.4.2.1任意进制计数器的设计62【例6-6】用同步十进制计数器74LS160构成六进制计数器（M=6）。74LS160逻辑功能表74LS160逻辑符号6.4.2.1任意进制计数器的设计63【例6-6】用同步十进制计数器74LS160构成六进制计数器（M=6）。6.4.2.1任意进制计数器的设计64异步清零法的特点：设计简单，有暂态，存在可能清零不可靠的问题。6.4.2.1任意进制计数器的设计电路图状态转换图【例6-6】用同步十进制计数器74LS160构成六进制计数器（M=6）。656.4.2.1任意进制计数器的设计【例6-6】用同步十进制计数器74LS160构成六进制计数器（M=6）。66电路图状态转换图其他接法比如，用1001（十进制9）预置成0100（十进制4）也可以实现6进制计数器功能。6.4.2.1任意进制计数器的设计【例6-6】用同步十进制计数器74LS160构成六进制计数器（M=6）。676.4.2.1任意进制计数器的设计【例6-6】用同步十进制计数器74LS160构成六进制计数器（M=6）。68电路图状态转换图6.4.2.1任意进制计数器的设计【例6-6】用同步十进制计数器74LS160构成六进制计数器（M=6）。69M>N：多片N进制计数器组合起来实现。进位方式：串行进位、并行进位。串行进位：各片计数器计数控制端接成有效状态，前一级的进位输出作为后一级的时钟信号并行进位：各片时钟统一为外部时钟，前一级的进位输出控制后一级的计数控制端。6.4.2.1任意进制计数器的设计70M>N：多片N进制计数器组合起来实现。M为素数：整体清零、整体预置M不是素数：还可以将M写成M＝N1×N2×

×Ni，Ni均小于N，然后通过级联完成设计6.4.2.1任意进制计数器的设计71【例6-7】试用同步十进制计数器74LS160构成100进制计数器。CP6.4.2.1任意进制计数器的设计72CP6.4.2.1任意进制计数器的设计【例6-7】试用同步十进制计数器74LS160构成100进制计数器。【例6-8】试用同步十进制计数器74LS160构成24进制计数器。6.4.2.1任意进制计数器的设计用给定计数器设计任意进制计数器具有置数或清零功能的计数器可以设计成任意进制计数器。假定给定的计数器为N进制计数器，需要得到的是M进制计数器。两种情况：M<N，M>NM<N:1片N进制计数器，清零法（复位法）、置数法（置位法）74M>N：多片N进制计数器组合起来实现。M为素数：整体清零、整体预置M不是素数：还可以将M写成M＝N1×N2×

×Ni，Ni均小于N，然后通过级联完成设计6.4.2.1任意进制计数器的设计75【例6-8】试用同步十进制计数器74LS160构成24进制计数器。方法1：整体清零法将状态24进行译码，高位芯片为0010，低位芯片为0100。6.4.2.1任意进制计数器的设计76方法2：整体预置法（74LS160为同步预置）将状态23进行译码，预置数为0，高位芯片为0010，低位芯片为00116.4.2.1任意进制计数器的设计【例6-8】试用同步十进制计数器74LS160构成24进制计数器。77方法2：整体预置法（74LS160为同步预置）问题：若用最大数预置，如何实现？将99预置成76（0111，0110）6.4.2.1任意进制计数器的设计【例6-8】试用同步十进制计数器74LS160构成24进制计数器。如果将74LS160换成74LS161呢？786.4.2.1任意进制计数器的设计“24”分解式：24=2×12，3×8，4×6。【例6-8】试用同步十进制计数器74LS160构成24进制计数器。方法3：级联法实现的方法以及电路有很多种。X6.3.2.2异步计数器79异步计数器：属于异步时序逻辑电路，分析其功能时要特别注意触发器的时钟条件是否具备。种类：二进制计数器、十进制计数器、其他计数器；

加法计数器、减法计数器和可逆计数器

80时钟方程：状态方程：异步二进制计数器：16.3.2.2异步计数器81状态方程：时序图逻辑功能：无进位输出的异步四位二进制加法计数器6.3.2.2异步计数器82状态转换表下降沿触发的T‘触发器1.CP0＝CP2.上升沿触发的T‘触发器1.CP0＝CP2.6.3.2.2异步计数器83加法器：下降沿触发的T‘触发器1.CP0＝CP2.上升沿触发的T‘触发器1.CP0＝CP2.减法器：下降沿触发的T‘触发器1.CP0＝CP2.上升沿触发的T‘触发器1.CP0＝CP2.6.3.2.2异步计数器84异步二进制计数器时钟连接:1.CP0＝CP2.其他各位6.3.2.2异步计数器8574LS290：异步二－五－十进制中规模计数器74LS290电路图6.3.2.2异步计数器74LS290逻辑符号861.CP0=CP，输出Q0，2进制计数器2.CP1=CP，输出Q3Q2Q1，5进制加法计数器74LS290：异步二－五－十进制中规模计数器计数功能6.3.2.2异步计数器Q3Q2Q187计数功能3.CP0=CP，CP1=Q0，输出Q3Q2Q1Q0，8421BCD码10进制加法计数器状态转换表74LS290：异步二－五－十进制中规模计数器计数功能6.3.2.2异步计数器88计数功能4.CP1=CP，CP0=Q3，输出Q0Q3Q2Q1，5421BCD码10进制加法计数器状态转换表74LS290：异步二－五－十进制中规模计数器计数功能6.3.2.2异步计数器8974LS290：异步二－五－十进制中规模计数器0111001100000异步清零端：高电平有效，R0(1)、R0(2)

两者同时为高电平时实现异步清零功能清零功能6.3.2.2异步计数器9074LS290：异步二－五－十进制中规模计数器11001101001异步置9端：高电平有效Q3Q2Q1Q0为1001，8421BCD码的9Q0Q3Q2Q1为1100，5421BCD码的9置9功能6.3.2.2异步计数器91异步清零：R0(1)

、R0(2)同时为高电平异步置9：S9(1)、S9(2)

同时为高电平计数功能74LS290计数功能表111174LS290：异步二－五－十进制中规模计数器6.3.2.2异步计数器【例6-9】试用74LS290构成53进制计数器。6.4.2.1任意进制计数器的设计用给定计数器设计任意进制计数器具有置数或清零功能的计数器可以设计成任意进制计数器。假定给定的计数器为N进制计数器，需要得到的是M进制计数器。两种情况：M<N，M>NM<N:1片N进制计数器，清零法（复位法）、置数法（置位法）9293M>N：多片N进制计数器组合起来实现。M为素数：整体清零、整体预置M不是素数：还可以将M写成M＝N1×N2×

×Ni，Ni均小于N，然后通过级联完成设计6.4.2.1任意进制计数器的设计94异步清零：R0(1)

、R0(2)同时为高电平异步置9：S9(1)、S9(2)

同时为高电平计数功能74LS290计数功能表111174LS290：异步二－五－十进制中规模计数器6.3.2.2异步计数器95【例6-9】试用74LS290构成53进制计数器。74LS290计数功能74LS290逻辑符号异步清零：R0(1)、R0(2)同时为高电平异步置9：S9(1)、S9(2)

同时为高电平CP6.4.2.1任意进制计数器的设计96【例6-9】试用74LS290构成53进制计数器6.4.2.1任意进制计数器的设计97【例6-9】试用74LS290构成53进制计数器。6.4.2.1任意进制计数器的设计011010016.3.2.3可逆计数器9874LS191：同步四位二进制可逆计数器74LS191电路图74LS191逻辑符号99加法计数器：减法计数器：6.3.2.3可逆计数器100输出方程CPO：串行时钟输出端，当进位或借位输出CO/BO为高电平时，在下一个CPI上升沿到达前CPO端输出负脉冲6.3.2.3可逆计数器10174LS191：同步四位二进制可逆计数器74LS191逻辑符号74LS191逻辑功能6.3.2.3可逆计数器6.3.2.4移位计数器1021.环形计数器：移位寄存器最后一个触发器输出原变量反馈到第一个触发器作为数据输入。驱动方程状态方程环形计数器电路图103环形计数器状态转换图6.3.2.4移位计数器电路不需要进行译码，也不存在竞争-冒险问题不能自启动104解决自启动问题，常采用两种办法：第一，修改输出与输入之间的反馈逻辑。第二，利用触发器的异步置位、复位端，当电路进入无效状态时，把电路置成有效状态。6.3.2.4移位计数器105能自启动的环形计数器电路图能自启动的环形计数器状态转换图反馈逻辑修改为：环形计数器特点：n位环形计数器只有n个有效状态，触发器的利用率偏低。6.3.2.4移位计数器1062.扭环形计数器：移位寄存器最后一个触发器输出反变量反馈到第一个触发器作为数据输入。扭环形计数器电路图6.3.2.4移位计数器107扭环形计数器状态转换图扭环形计数器不存在竞争-冒险问题，译码电路比较简单。不能自启动6.3.2.4移位计数器108能自启动的扭环形计数器电路图能自启动的扭环形计数器状态转换图反馈逻辑修改为：扭环形计数器6.3.2.4移位计数器109n个触发器构成扭环形计数器的模为2n，n个触发器构成环形计数器的模为n。用作顺序脉冲发生器时，环形移位计数器不需要译码，扭环形移位计数器需要译码。两者都不存在竞争-冒险问题。扭环形计数器状态转换图环形计数器状态转换图6.3.2.4移位计数器顺序脉冲发生器：又称为节拍脉冲发生器，能产生节拍脉冲的电路。实现方式：计数器型和移位寄存器型。计数器型顺序脉冲发生器：由计数器和译码器构成计数器：n个触发器构成的计数器有2n个状态译码器：将2n个状态译码输出，只有一个输出有效，其他输出无效。6.3.3顺序脉冲发生器110计数器型顺序脉冲发生器：由计数器和译码器构成触发器电路功能：4进制加法计数器1116.3.3顺序脉冲发生器Z0竞争-冒险：01

10Z2竞争-冒险：11

001126.3.3顺序脉冲发生器Q0Q1移位寄存器型顺序脉冲发生器：环形计数器型1136.3.3顺序脉冲发生器Q0Q1Q2Q3移位寄存器型顺序脉冲发生器：扭环形计数器型译码规律：全0全1译两头相邻0、1译出端。1146.3.3顺序脉冲发生器移位寄存器型顺序脉冲发生器：扭环形计数器型1156.3.3顺序脉冲发生器序列信号：一组特定的串行数字信号。序列信号发生器，又称为序列脉冲发生器：产生序列信号的电路。实现方式：计数器+组合逻辑电路。1166.3.4序列脉冲发生器中规模计数器+组合逻辑电路构成序列脉冲发生器6.3.4序列脉冲发生器状态转换表序列信号：10110010117小规模计数器+组合逻辑电路构成序列脉冲发生器输出方程6.3.4序列脉冲发生器118小规模计数器+组合逻辑电路构成序列脉冲发生器输出方程状态转换表电路功能：序列信号发生器两组输出序列信号，00100010、001101116.3.4序列脉冲发生器1196.4.2.2其他功能时序逻辑电路的设计120【例6-11】设计一个灯光控制逻辑电路。要求红、绿、黄三种颜色的灯在时钟信号作用下按下表规定的顺序转换状态。表中的1表示灯“亮”，0表示“灭”。要求用中规模器件实现。状态转换顺序表6.4.2.2其他功能时序逻辑电路的设计121设计分析：三路输出的序列脉冲发生器，红灯-R，黄灯-Y，绿灯-G；灯亮时为1，否则为0。实现方式：计数器+译码器状态转换顺序表122【例6-11】设计一个灯光控制逻辑电路。状态转换顺序表输出R、Y、G与计数器状态输出逻辑关系表6.4.2.2其他功能时序逻辑电路的设计123【例6-11】设计一个灯光控制逻辑电路。输出R、Y、G与计数器状态输出逻辑关系表输出逻辑表达式6.4.2.2其他功能时序逻辑电路的设计124输出逻辑表达式用译码器设计多输出的逻辑函数时：1片译码器+小规模门（数量与输出端数相同）6.4.2.2其他功能时序逻辑电路的设计【例6-11】设计一个灯光控制逻辑电路。1256.4.2.2其他功能时序逻辑电路的设计【例6-11】设计一个灯光控制逻辑电路。时序逻辑电路设计：根据给定的逻辑功能，设计电路，并画出其电路图。分类：小规模器件设计、中规模集成器件、大规模以及超大规模集成器件设计。6.4时序逻辑电路设计126时序逻辑电路设计：根据给定的逻辑功能，设计电路，并画出其电路图。小规模器件设计时序逻辑电路：采用尽可能少的小规模集成器件，比如触发器和门电路等。分为同步时序逻辑电路设计和异步时序逻辑电路设计两种情况。6.4时序逻辑电路设计127小规模同步时序逻辑电路设计：根据给定的逻辑功能，用触发器和门电路设计同步时序逻辑电路，最后画出实现电路图。128时序逻辑问题状态转换图（表）逻辑抽象最简状态转换图（表）状态化简电路方程状态分配逻辑电路图选定触发器的类型检查自启动确定触发器的数目n6.4时序逻辑电路设计6.4.1.1小规模同步时序逻辑电路的设计【例6-3】试用JK触发器设计一个带进位输出的同步六进制计数器。第一步，逻辑抽象。第二步，状态分配。确定触发器的数目：Q2Q1Q0/CO129取n=3。Q2Q1Q0/CO第三步，求电路的状态方程、驱动方程和输出方程。画出次态及输出卡诺图1306.4.1.1小规模同步时序逻辑电路的设计Q2n+1Q1n+1Q0n+1/CO第三步，求电路的状态方程、驱动方程和输出方程。输出方程131JK触发器的特性方程每个触发器的状态方程6.4.1.1小规模同步时序逻辑电路的设计第三步，求电路的状态方程、驱动方程和输出方程132状态方程JK触发器的特性方程驱动方程6.4.1.1小规模同步时序逻辑电路的设计133状态方程第四步，检查电路能否自启动。110111Q2Q1Q0/CO/0输出方程000/16.4.1.1小规模同步时序逻辑电路的设计134输出方程最后，根据驱动方程和输出方程画出逻辑电路图。驱动方程6.4.1.1小规模同步时序逻辑电路的设计135解决不能自启动问题：①修改电路逻辑关系表达式，将无效状态的次态设为有效状态；②利用触发器的异步置位、复位端，将出现无效状态置成有效状态例6-5例6-2所示电路为不能自启动的同步时序逻辑电路，试修改电路使其能够自启动。6.4.1.1小规模同步时序逻辑电路的设计136例6-5例6-1所示电路为不能自启动的同步时序逻辑电路，试修改电路使其能够自启动。6.4.1.1小规模同步时序逻辑电路的设计137例6-5例6-1所示电路为不能自启动的同步时序逻辑电路，试修改电路使其能够自启动。6.4.1.1小规模同步