EDA关键技术习题专业资料

第一章EDA技术概述填空题普通把EDA技术发展分为_______、_______和________三个阶段。在EDA发展_________阶段，人们只能借助计算机对电路进行模仿、预测，以及辅助进行集成电路版图编辑、印刷电路板（PCB）布局布线等工作。在EDA发展_______阶段，人们可与将计算机作为单点设计工具，并建立各种设计单元库，开始用计算机将许多单点工具集成在一起使用。EDA设计流程涉及_________、__________、__________和_________四个环节。EDA设计验证涉及________、__________和_________。EDA设计输入方式重要涉及________、________和_________。文本输入是指采用_________进行电路设计方式。功能仿真是在设计输入完毕之后，选取详细器件进行编译之迈进行逻辑功能验证，因而又称为_______。时序仿真是在选取了详细器件并完毕布局、布线之后进行时序关系仿真，因而又称为________或_______。当前最流行并成为IEEE原则硬件描述语言涉及_________和________.硬件描述语言HDL给PLD和数字系统设计带来了更新设计办法和理念，产生了当前最惯用并称之为_______设计法。EDA工具大体可以分为________、_______、_______、________以及_____等5个模块。将硬件描述语言转换为硬件电路重要工具称为_______。单项选取题将设计系统或电路按照EDA开发软件规定某种形式表达出来,并送入计算机过程称为().=1\*GB3①设计输入②设计输出③仿真④综合在设计输入完毕后，应及时对设计文献进行（）①编辑②编译③功能仿真④时序仿真在设计解决工程中，可产生器件编程使用数据文献，对于CPLD来说是产生（）①熔丝图②位流数据③图形④仿真在设计解决过程中，可产生供器件编程使用数据文献，对于FPGA来说是生成（）①熔丝图②位流数据③图形④仿真5．在C语言基本上演化而来硬件描述语言是（）①VHDL②VerilogHDL③AHD④CUPL基于硬件描述语言HDL数字系统设计当前最惯用设计法称为（）设计法。底向上②自顶向下③积木式④定层在EDA工具中，能将硬件描述语言转化为硬件电路重要工具软件称为（）。仿真器②综合器③适配器④下载器8.在EDA工具中，能完毕在目的系统器件上布局布线软件称为（）①仿真器②综合器③适配器④下载器1．4同步练习参照答案填空题1．CAD、CAE、EDA2．CAD3．CAE4．设计准备、设计输入、设计解决、器件编程5．功能仿真、时序仿真、器件测试6．文本输入方式、图形输入方式、波形输入方式7．硬件描述语言8．前仿真9．后仿真、延时仿真10．VHDL、VerilogHDL11．自顶向下12．设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、下载器13．HDL综合器单项选取题1．①2.②3.①4.②5.②6.②7.②8.③EDA工具软件用法填空题QuartusⅡ支持________,__________和_______等不同编辑方式.用QuartusⅡ输入法设计文献不能直接保持在根目录上,因而设计者在进入设计前,应当在计算机中建立保存文献_________.MegaFunctions是QuartusⅡ_______库,涉及参数可定制复杂逻辑模块。QuartusII______元件库涉及各种逻辑门，触发器和输入输出端口等。Quartus工程中顶层文献文献名必要和__________名称一致.QuartusII分析与综合优化设立中，提供了________,________和________三种优化选取.指定设计电路输入\输出端口与目的芯片引脚连接关系过程称为______.Quartus完整编译过程包括________,_________,__________和_________四个环节.在完毕设计电路输入\输出端口与目的芯片引脚锁定后,再次对设计电路仿真称为_______或_______.以EDA方式实现电路设计文献,最后可以编程下载到_________或_________芯片中,完毕硬件设计和验证.QuartusII嵌入式逻辑分析仪__________是一种高效硬件测试工具，可以通过__________接口从运营设计中捕获内部信号波形。用嵌入式逻辑分析仪捕获16位总线信号，如采样深度为2K，则需要消耗______字节嵌入式RAM容量。在QuartusII中运用__________可以观测设计电路综合成果。在给可编程逻辑器件编程时，惯用下载线有_________和__________.单项选取题下列硬件描述语言中，QuartusⅡ不支持是().①VHDL②SystemC③AHDL④VerilogHDL2.QuartusⅡ工具软件具备()等功能.①仿真②综合③设计输入④以上均可3.使用QuartusⅡ工具软件实现原理图设计输入,应创立()文献.①bdf②vhd③bsf④smf4.QuartusⅡ设计文献不能直接保护在().①硬盘②根目录③文献夹④工程目录5.在QuartusⅡ原理图文献中,对的总线命名方式是（）。①a[8]②a[7..0]③a[7:0]④a[7downto0]6．在QuartusⅡ集成环境下为图形文献产生一种元件符号重要用途是（）。①仿真②编译③综合④被高层次电路设计调用7．在QuartusⅡ中，不能作为工程顶层文献格式为（）。①bdf②v③vhd④smf8．下列选项中，可以用作QuartusII工程顶层实体名是（）。①计数器②XNOR③WRONG④DFF9．QuartusⅡ波形文献类型是（）.①.mif②.vwf③.vhd④.v10.QuartusⅡ存储器初值设定文献类型是（）。①.bsf②.mif③.vwf④.smf2.4同步练习参照答案填空题图形、文本、状态机工程目录（文献夹）宏功能元件（参数可设立强函数元件）primitives顶层实体平衡、面积、速度引脚锁定分析与综合、适配、编程、时序分析时序仿真、后仿真FPGA、CPLDSignalTapII、JTAG4KRTL阅读器ByteBlaster、USBBlaster单项选取题1．②2.④3.①4.②5.②6.④7.④8.③9.②10.②三、VHDL填空题IEEE于1987年将VHDL采纳为________原则.普通将一种完整VHDL程序称为________.VHDL设计实体基本构造由_________,____________,_________,__________和_________等某些构成.__________和_________是设计实体基本构成某些,它们可以构成最基本VHDL程序.IEEE于1987年发布了VHDL_________语法原则.IEEE于1993年发布了VHDL_________语法原则.依照VHDL语法规则,在VHDL程序中使用文字,数据对象,数据类型都需要____________.在VHDL中最惯用库是____________原则库,最惯用程序包是_____________程序包.VHDL实体由_________某些和________构成.VHDL实体声明某些指定了设计单元________或_________,它是设计实体对外一种通信界面,是外界可以看到某些.VHDL构造体用来描述设计实体__________或________,它由VHDL语句构成,是外界看不到某些.在VHDL端口声明语句中,端口方向涉及_________,___________,___________和__________.VHDL字符是以________括起来数字，字母和符号。VHDL短标记符名必要以_________,后跟若干字母,数字和单个下划线构成,但最后不能为_______.VHDL’93数据对象涉及_________,____________,___________和__________,它们是用来存储各种类型数据容器.VHDL变量(VARIABLE)是一种_________,只能在进程,函数和过程中声明和使用.VHDL信号(SIGNAL)是一种数值容器,不但可以容纳_________,也可以保持_________.VHDL’87数据类型涉及________,_________,___________和___________.VHDL标量型(ScalarType）是单元素最基本数据类型，涉及________,_________,________和________.在VHDL中,原则逻辑位数据有________种逻辑值.VHDL操作符涉及___________,___________,___________和__________四类.在VHDL中,预定义________可用于检出时钟边沿,完毕定期检查,获得未约束数据类型范畴等.VHDL基本描述语句涉及_________和__________.VHDL顺序语句只能出当前_________,_________和_______中,是按程序书写顺序自上而下,一条一条执行.VHDL并行语句在构造体中执行是_________,其执行方式与语句书写顺序无关.VHDLPROCESS(进程)内部是由___________构成,但PROCESS语句自身却是___________.VHDL子程序有__________和______________两种类型.VHDL过程分为过程首和过程体两某些,如需在不同实体中调用需要将它们装入_______________中.VHDL函数分为____________和_____________两某些，如需在不同实体中调用需要将它们装入程序包(Package)中.程序包是运用VHDL语言编写,其原程序也需要以_______文献类型保存.单项选取题1.IEEE于1987年发布了VHDL（）语法规则。①IEEESTD1076-1987②RS232③IEEE.STD_LOGIC_1164④IEEESTD1076-19932.IEEE于1993年发布了VHDL（）语法规则。①IEEESTD1076-1987②RS232③IEEE.STD_LOGIC_1164④IEEESTD1076-19933.一种能为VHDL综合器接受，并能作为一种独立设计单元完整VHDL程序称为（）。①设计输入②设计输出③设计实体④设计构造4.VHDL设计实体可以被高层次系统(),成为系统一某些.①输入②输出③仿真④调用5.VHDL最惯用库是()原则库.①IEEE②STD③WORK④PACKAGE6.在VHDL端口声明语句中,用()声明端口为输入方向.①IN②OUT③INOUT④BUFFFR7.在VHDL端口声明语句中,用()声明端口为输出方向.①IN②OUT③INOUT④BUFFFR8.在VHDL端口声明语句中,用()声明端口为双向方向.①IN②OUT③INOUT④BUFFFR9.在VHDL端口声明语句中,用()声明端口为具备读功能输出方向.①IN②OUT③INOUT④BUFFFR10.在VHDL中用()来把特定构造体关联一种拟定实体,为一种大型系统设计提供管理和进行工程组织.①输入②输出③综合④配备11.在VHDL中,45_235_287属于()文字.①整数②以数制基数表达③实数④物理量12.在VHDL中,88_670_551.453_909属于()文字.①整数②以数制基数表达③实数④物理量13.在VHDL中,16#FE#属于()文字..①整数②以数制基数表达③实数④物理量14.在VHDL中,100m属于()文字.①整数②以数制基数表达③实数④物理量15.在VHDL短标记符命名规则中,以()开头标志符是对的.①字母②数字③字母或数字④下划线16.在下列标志符中,()是VHDL合法标志符.①4h_adder②h_adder_③h_adder④_h_adde17.在VHDL中,()不能将信息带出对它定义当前设计单元。①信号②常量③数据④变量18.在VHDL中，（）赋值是及时发生，不存在任何延时行为。①信号②常量③数据④变量19.在VHDL中，为目的变量赋值符号是（）。①=：②=③∶=④<=20.在VHDL中,为目的信号赋值符号是().①=：②=③:=④<=21.在VHDL中,在定义信号时,可以用()符号为信号赋初值.①=：②=③:=④<=22.在VHDL中,()是单元素最基本数据类型,通惯用于描述一种单值数据对象.①标量型②复合类型③存取类型④文献类型23.在VHDL中,数组型(Array)和记录型(Record)属于()数据.①标量型②复合类型③存取类型④文献类型24.在VHDLIEEE原则库中,预定义原则逻辑数据STD_LOGIC有()种逻辑值.①2②3③8④925.在VHDLIEEE原则库中,预定义位数据类型BIT有()种逻辑值.①2②3③8④926.在VHDLIEEE标注库中,预定义原则逻辑位STD_LOGIC数据类型中数据是用()表达.①小写字母②大写字母③大或小写字母④所有是数字27.在VHDL中,加”+”和减”-“算术运算操作数据是()数据类型.①整型②实型③整型或实型④任意类型28.在VHDL中，可以用“*”和除“/”算术运算操作数据是（）。①integer②std_logic③bit_vector④boolean29.在VHDL中，用语句（）表达检测clock上升沿。①clock’EVENT②clock`EVENTANDclock=’1’clock=’1’④clock`EVENTANDclock=’0’30.在VHDL中，用语句（）表达检测clock下降沿。①clock’EVENT②clock’EVENTANDclock=’1’③clock=’0’④clock’EVENTANDclock=’0’31.在VHDL中IF语句中至少应有1个条件语句，条件语句必要由（）表达式构成。①BIT②STD_LOGIC③BOOLEAN④任意32.在VHDLCASE语句中,条件句中"=>"不是操作符,它只是相称于()作用.①IF②THEN③AND④OR33.在VHDLFOR_LOOP语句中循环变量一种暂时变量,属于LOOP语句局部变量,()事先声明.①必要②不必③其类型要④其属性要34.在VHDL中，预测“FORnIN0TO7LOOP”定义循环次数是（）次。①8②7③0④135.在VHDL中，下列用法中可以综合是（）。①WAIT②WAITFOR③WAITON④WAITUNTIL36.在VHDL并行语句之间，可以用（）来传送往来信息。①变量②变量和信号③信号④常量37.在VHDL中，PROCESS构造内部是由（）语句构成。①顺序②顺序和并行③并行④任何38.VHDL块语句是并行语句构造，它内部是由（）语句构成。①并行和顺序②顺序③并行④任意39.在VHDL中，条件信号赋值语句WHEN_ELSE属于()语句.①并行和顺序②顺序③并行④任意40.在元件例化(COMPONENT)语句中,用()符号实现名称映射,将例化元件端口声明语句中信号名与PORTMAP()中信号名关联起来.①=②：=③<=④=>41.VHDLSTD库包括TEXTIO程序包,它们是文献()程序包.①输入②输入/输出③输出④编辑42.VHDLWORK库是顾客设计现行工作库,用于存储()工程项目.①顾客自己设计②公共程序③共享数据④图形文献43.在VHD中,为了使已声明数据类型,子程序,元件能被其她设计实体调用或共享,可以把它们汇集在()中.①实体②程序库③构造体④程序包3.4同步练习参照答案填空题IEEE#1076设计实体库、程序包、实体、构造体、配备实体，构造体IEEESTD1076-1987（即VHDL’87）IEEESTD1076-1993（即VHDL’93）预先定义IEEE，STD_LOGIC_1164实体声明,构造体输入/输出端口,引脚逻辑构造,逻辑功能IN(输入)、OUT(输出)、INOUT（双向）、BUFFER（具备读功能输出）单引号字母开头，下划线变量、常量、信号、文献局部变量当前值，历史值标量型、复合型、存取类型、文献类型实数类型、整数类型、枚举类型、时间类型9逻辑操作符（LogicOperator）、关系操作符（RelationalOperator）、算术操作符（ArithmeticOperator）、符号操作符（SignOperator）属性描述语句顺序语句()SequentialStatements),并行语句（ConcurrentStatements）进程（PROCESS）、过程（PROCEDURE）、函数（FUNCTION）并行运营顺序语句，并行语句过程（PROCEDURE），函数（FUNCTION）程序包（Package）函数首，函数体vhd单项选取题1.①2.④3.③4.④5.①6.①7.②8.③9.④10.④11.①12.③13.②14.④15.①16.③17.④18.④19.③20.④21.③22.①23.②24.④25.①26.②27.①28.①29.②30.④31.③32.②33.②34.①35.④36.③37.①38.③39.③40.④41.②42.①43.④VerilogHDL填空题一种基本VerilogHDL程序由__________构成.一种完整VerilogHDL设计模块涉及:__________,______,_________,和__________4个某些.VerilogHDL模块端口定义用来声明电路设计模块_________和____________.VerilogHDL模块VerilogHDL模块T/O声明用来声明模块端口定义中各端口数据流动方向,涉及________,_______,和_____________.VerilogHDL功能描述是用来描述设计模块_________和模块端口间_____________.VerilogHDL功能描述可以用________,_________,__________和__________等办法来实现,普通把拟定这些设计模块描述办法称为建模.在VerilogHDL中常数涉及_________,______________和__________三种.VerilogHDL数字可以用___________,_____________,____________和___________4种不同数制来表达.VerilogHDL字符串是用双引号括起来_________,它必要包括在___________.VerilogHDL简朴标记符可以是字母,数字，下划线"_"和货币符号"$"等符号构成任意序列,但首字符不能是________.VerilogHDL标记符字符数不能多于___________个.在定义VerilogHDL标记符时.大小写字母是________.如果VerilogHDL操作符操作数只有1个,称为________操作;如果操作符操作数有2个,称为________操作;如果操作符操作数有3个,称为__________操作.在进行VerilogHDL位运算时,当两个操作数位宽不同步,计算机会自动将两个操作数按______对齐,位数少操作数会在高位用________补齐.在进行VerilogHDL关系运算时,如果关系是真,则计算成果为_________;如果关系是假,则计算成果是___________;如果某个操作数值不定,则计算成果为________________.在VerilogHDL"与缩减"运算中,只有操作数中数字全为_______时,成果才为1.VerilogHDL条件操作符"?:"操作数有____个.VerilogHDL变量分为__________和____________两种.VerilogHDLregister型变量是一种数值容器,不但可以容纳_____,也可以保持___,这一属性与触发器或寄存器记忆功能有较好相应关系.在VerilogHDL中register型变量有_____,_____,____和____4种.VerilogHDL持续赋值语句核心字是_______,赋值符号是_____________.在VerilogHDL阻塞赋值语句中,赋值号”=”左边赋值变量必要是__________型变量.在VerilogHDL非阻塞赋值语句中,赋值号是________,赋值变量必要是_________型变量.在VerilogHDLif语句中,系统对表达式值进行判断,若值为0,x或z,则按_______解决,若为1,则按_______解决.在VerilogHDL中,使用_________核心字阐明事件时有输入信号上述沿触发;使用_________核心字声明事件是由输入信号下降沿触发.VerilogHDLalways块语句中语句是_________语句,always块自身却是___________语句.在VerilogHDL中,行为描述涉及___________,____________和____________3种抽象级别.在VerilogHDL中,构造描述涉及__________和___________两种抽象级别.单项选取题1.当前VerilogHDL被IEEE发布原则是().①IEEESTD1076-1987②IEEE#1064-1995③IEEE.STD_LOGIC_1164④IEEESTD1076-19932.VerilogHDL是由（）语言演化来。①BASIC②C语言③PASCAL④VHDL3.一种能为VerilogHDL综合器接受，并能作为一种独立设计单元完整VerilogHDL程序称为（）。①设计输入②设计输出③设计模块④设计构造4.VerilogHDL设计模块可以被高层次系统（），成为系统一某些。①输入②输出③仿真④调用5.VerilogHDL模块端口定义用来声明电路设计模块（）端口。①输入②输出③双向④所有输入/输出6.在VerilogHDL模块I/O声明中，用来声明端口数据流动方向核心字涉及（）。①input②output③inout④以上均可7.在VerilogHDL端口声明语句中，用（）核心字声明端口为输入方向。①input②INPUT③IN④output8.在VerilogHDL端口声明语句中，用（）核心字声明端口为输出方向。①input②INPUT③OUT④output9.在VerilogHDL端口声明语句中，用（）核心字声明端口为双向方向。①inout②INOUT③BUFFER④buffer10.VerilogHDL功能描述是用来描述设计模块内部构造和模块端口间逻辑关系，普通把拟定这些设计模块描述办法称为（）。①综合②仿真③建模④设计11.用VerilogHDLassign语句建模办法普通称为（）方式。①持续赋值②并行赋值③串行赋值④函数赋值12.用VerilogHDL元件例化方式建模来完毕设计普通属于（）描述方式。①行为②构造③功能④行为和构造13.VerilogHDL程序每个模块内容都是嵌在（）两语句之间。①start和endmodule②module和end③module和endmodule④start和endstart14.除了end或以end开头核心字（如endmodule）语句外，VerilogHDL每条语句后必要要有（）。①逗号“，”②句号“。”③分号“；”④冒号“：”15.VerilogHDL行注释用符号（）开始，注释到本行结束。①/*②//③--④*/16.在VerilogHDL常数中，未知数字是用()表达。①_②X③Z④W17.在VerilogHDL常数中，高阻态数字是用（）表达。①X②H③r④Z18.在VerilogHDL常数中，二进制数符号是用（）表达。①d或D②b或B③o或O④h或H19.在VerilogHDL常数中，八进制数符号是用（）表达。①d或D②b或B③o或O④h或H20.在VerilogHDL常数中，十六进制数符号是用（）表达。①d或D②b或B③o或O④h或H21.VerilogHDL字符串是用双引号括起来（）序列。①可打印字符②大写字母③小写字母④字母或数字22.VerilogHDL简朴标记符可以是字母、数字和下划线“_”和货币符号$构成任意序列，但首字符不能是（）。①大写字母②小写字母③数字④下划线“_”23.在VerilogHDL标记符中使用字母规则是（）。①大小写相似②大小写不同③只容许用大写④只容许小写24.在下列符号组中，（）不能作为VerilogHDL标记符。①CT7418②74LS138③_74138④CT74138_25.VerilogHDL核心字有97个,每个核心字所有由()构成.①大写字母②小写字母③大写或小写字母④大写和小写字母26.操作符是VerilogHDL预定义函数名字,操作符是由()个字符构成.①1②2③3④1~327.对于VerilogHDL算术运算表达式,”13%5”①13②5③3④228.在VerilogHDL逻辑运算中,设A=8`b11010001,B=8`b00011001,则表达式”A&B”成果为()①8`b00010001②8`b11011001③8`b11001000④8`b0011011129.在VerilogHDL逻辑运算中,设A=8`b11010001,B=8`b00011001,则表达式”A|B”成果为().①8`b00010001②8`b11011001③8`b11001000④8`b0011011130.在VerilogHDL逻辑运算中,设A=8`b11010001,B=8`b00011001,则表达式”A^B”成果为().①8`b00010001②8`b11011001③8`b11001000④8`b0011011131.在VerilogHDL关系运算,如果关系是真,则计算成果是().①0②1③x④z32.在VerilogHDL关系运算中,如果某个操作数值不定,则计算成果为().①0②1③x④z33.在VerilogHDL缩减操作运算中,设A=8`b11010001,则”&A”运算成果为().①0②1③x④z34.在VerilogHDL缩减操作运算中,设A=8`b11010001,则”|A”运算成果为().①0②1③x④z35.在VerilogHDL转移操作运算中,用符号”>>”实现对操作数()操作.①逻辑右移②算术右移③逻辑左移