实验调试中出现的问题

一．Modelsim实验调试的问题编译过程中的问题1)新建工程后：如果这里选择是creatnewfile, 一定记得这里把这里的Addfileastype改为verilog因为这里默认是VHDL.2)如果是addexistingfile：要把所有的工程文件，包括仿真文件放在projectlocation里面。或者在下面的选项卡中：选择copytoprojectdirectory!!注意了：由于我们用的软件都是自己破解的，所有，有时候即便选择了copytoprojectdirectory有时候编译还是会出错，所有我们还是自己把工程文件,v拷贝到我们的工程目录中吧。。。。2.仿真中出现的问题：当编译成功之后我们就可以进行仿真了1）在仿真的时候有些版本的modelsim仿真出来的波形是直线原因是我们要注意把Optimization中的enableoptimization的选项取消了：二.synplify实验调试中出现的问题1.第一个大问题就是大部分同学，不明确synplify到底是干什么的，在新建工程之后，当添加文件时竟然都把testbench也加入了工程中，导致run不通过！解答：Synplify、SynplifyPro和SynplifyPremier是Synplicity（Synopsys公司于2008年收购了Synplicity公司）公司提供的专门针对FPGA和CPLD实现的逻辑综合工具，Synplicity的工具涵盖了可编程逻辑器件（FPGAs、PLDs和CPLDs）的综合，验证，调试，物理综合及原型验证等领域。2.synplify不能综合状态机的“default”状态:编码风格中要求对case语句的使用要做到取值完全覆盖，用case来判断状态机的状态，然而用synplify综合时出warning：OTHERSclauseisnotsynthesized,这里什么没有综合的原因是什么？FSM分两大类：米里型和摩尔型，组成要素有输入（包括复位），状态（包括当前状态的操作），状态转移条件，状态的输出条件，图1为状态机结构图。设计FSM的方法和技巧多种多样，但是总结起来有两大类：第一种，将状态转移和状态的操作和判断等写到一个模块中。另一种是将状态转移单独写成一个模块，将状态的操作和判断等写到另一个模块中（在Verilog代码中，相当于使用两个“always”block）。其中较好的方式是后者。其原因如下：首先FSM和其他设计一样，最好使用同步时序方式设计，好处不再赘述。而状态机实现后，状态转移是用寄存器实现的，是同步时序部分。状态的转移条件的判断是通过组合逻辑判断实现的，之所以第二种比第一种编码方式合理，就在于第二种编码将同步时序和组合逻辑分别放到不同的程序块中实现。这样做的好处不仅仅是便于阅读、理解、维护，更重要的是利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。显式的FSM描述方法可以描述任意的FSM（参考Verilog第四版P181有限状态机的说明）。两个always模块。其中一个是时序模块，一个为组合逻辑。时序模块设计与书上完全一致，表示状态转移，可分为同步与异步复位。同步：always@(posedgeclk)if(!reset)…………异步：always@(posedgeclkornegedgereset)if(!reset)…………组合逻辑用case语句，sensitivelist包括当然状态（currentstate）和输入（a,b,c…）。对于状态机的输出可以通过寄存器寄存一下，消除毛刺，这将另外需要一个always块，也就是状态机三个always块的写法。编码风格：1）参数定义用parameter状态的定义用parameter定义，不推荐使用`define宏定义的方式，因为‘define宏定义在编译时自动替换整个设计中所定义的宏，而parameter仅仅定义模块内部的参数，定义的参数不会与模块外的其他状态机混淆。2)时序电路中一定要使用”<=”非阻塞赋值方式Verilog的非阻塞行赋值模拟的是实际硬件中串行寄存器的行为，排除了很多潜在的竞争冒险。在使用非阻塞赋值的时候，很多设计者采用"intra-assignmenttimingdelay"（在非3)Synplify中状态机设计：可以在Synplify中添加在state定义时添加如下约束属性来限定状态机的编码：reg[2:0]state/*synthesissyn_encoding="onehot"*/;Synplify中包含一个强大的FSM编辑器，可以产生在时间和面积上均得到优化的状态机设计，但这将忽略一些状态机中未定义的状态（invalidstate）,如果必须在状态机进入了未定义的状态后能自动回到有效状态，可以在状态机生成时添加一个安全属性（safe），使得到达无效状态时能回到初始状态，这对电路的时间和面积产生很小的影响：reg[2:0]state/*synthesissyn_encoding="safe,onehot"*/;这种方法可能与源代码中实际描述的不一致，对于大多数设计来说这不会产生问题，但如果必须与源代码中描述的状态机流程图相吻合，可以通过约束属性关掉FSM编辑器：reg[4:0]state/*synthesissyn_preserve=1*/;但这将严重影响电路的时间和面积特性。synplify不能综合package库文件所以不要自己写一个用户库文件（包含工程中用到的自定义数据类型、函数、元件例化等，这样其他模块只要在开始处加上“usework.*.all;”就可以使用用户库文件里的各种定义，类似于c里的“include”），也有可能软件的原因，synplif