《电工与电子技术》 课件 第14章 时序逻辑电路

第14章时序逻辑电路14.1触发器14.2寄存器14.3计数器时序逻辑电路

本章介绍时序逻辑电路的定义，构成时序电路基本单元的触发器、包括RS触发器、D触发器和JK触发器的基本功能、触发方式。触发器组成寄存器和计数器两种主要的时序逻辑电路，需要熟悉寄存器的功能、并行和串行输入方式。计数器的功能和分类，计数器原理电路的功能分析，集成计数器的应用。&&第14章|

时序逻辑电路

概述

组合逻辑电路和时序逻辑电路是数字逻辑电路中的两大类电路，组合逻辑电路和时序逻辑电路的区别见图14-1所示。其中组合逻辑电路的基本单元是门电路，其输出变量状态（F）仅与当时的输入变量（A、B）有关，不具有记忆功能，即：

时序逻辑电路的基本单元是触发器，其输出变量（Q）下一个状态（Qn+1，又称次态）不仅与当前输入变量（A、B）有关，还与输出变量当前的状态（

Qn

、又称现态）有关，所以具有记忆功能，即：

组合逻辑电路AB

图14-1

组合逻辑电路和时序逻辑电路

时序逻辑电路AB第14章|

时序逻辑电路14.1触发器

触发器由门电路组成，有两个输出稳定状态。在触发信号作用下，输出状态可以改变，触发信号消失后，输出状态可以保持，所以。触发器是具有记忆功能的器件。

常用的触发器有基本RS

触发器、钟控RS

触发器、JK

触发器和D

触发器。14.1.1基本RS

触发器

图14-2所示为基本RS触发器，由两个与非门交叉连接而成，其中S为置1端（置位端）、R

为置0端（复位端、清零端）；有状态相反的两个输出00禁止1101置11010置00111保持

两个触发端为低电平有效（0

有效），表示为

基本RS触发器功能见下表0010100011保持&&a）

图14-2

基本RS触发器a）原理电路b）逻辑符号b）表14-1基本RS触发器功能表

第14章|

时序逻辑电路14.1触发器

14.1.2钟控RS

触发器

在时钟脉冲（CP）控制下工作的触发器称为钟控触发器，图14-3所示电路，在基本RS触发器（G1和G2）的前面一级控制电路（G3和

G4），其触发端R

和S在时钟脉冲（CP）控制下，通过G3和

G4的输出控制后面的基本RS

触发器。

a）&&&&CP

当

CP=0时，无论S

和R

取何值，G3和G4的输出都为1，

触发器输出不变。

当

CP=1时，G3和G4的输出为：

图14-3

钟控RS触发器a）原理电路b）逻辑符号b）

CP

S

为置1端、R

为置0端，高电平有效（1有效），其功能见下表

CPSR0任意保持100保持1010111001111表14-2钟控RS触发器功能表

第14章|

时序逻辑电路14.1触发器

反映输入端（S、R）、现态（Qn）与次态（Qn+1）的关系表格称为状态表，钟控RS触发器的状态表见表14-3所示。

表14-3钟控RS触发器状态表

RSQn000010010010001101000110101110111111保持置1置0禁止并项法吸收律根据状态表，写出钟控RS触发器的特征方程

【例14-1】设钟控

RS

触发器输入

RS=01，

CP

触发前输出端

Qn

的状态为

1，写出时钟脉冲触发后（CP=1时），触发器输出端的状态（Qn+1）。

将触发信号（RS）和现态（Qn）代入特征方程，可以得到触发器输出的次态（Qn+1）。第14章|

时序逻辑电路14.1触发器

&&CP控制电路同步置1同步置0a）&&基本RS触发器异步置0异步置1

图14-4

带有异步控制端的钟控RS触发器a）原理电路b）逻辑符号b）

CP带有异步置1、置0

功能的钟控RS触发器图14-4a电路中，基本RS触发器保留了异步置1端和异步置0端，不受时钟信号控制，低电平有效，正常工作时应接高电平。

S为同步置1端、R为同步置0端，受时钟信号控制，高电平有效。该触发器称为带有异步置1、异步置0功能的钟控RS触发器，图14-4b为其逻辑符号，表14-4为其功能表。

说明00XXX11两异步端同时有效，禁止状态01XXX01异步置0（异步清零、异步复位）10XXX10异步置1（异步置位）110XX保持异步端为1，正常工作。CP=0，输出状态保持100保持两同步端RS=00，同时无效，保持10110置1端

S=1有效，同步置1（同步置位）11001置0端

R=1有效，同步置0（同步复位）11111两同步端RS=11，同时有效，禁止状态表14-4带有异步控制端的钟控RS触发器功能表（表中X

表示任意状态）

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时序逻辑电路14.1触发器

【例14-2】有异步控制端的钟控

RS

触发器，根据图14-5所示的时钟信号、触发信号，画出输出波形。异步置0初始为000保持01同步置100保持10同步置0、保持00保持01同步置1、保持10同步置0异步置1

图14-5

例14-2

时钟和输入、输出波形

第14章|

时序逻辑电路14.1触发器

14.1.3D

触发器

D触发器

1.原理电路

为避免钟控RS触发器中RS

同时为1的禁止状态，在S、R

之间加一个非门，输入端用D表示，称为D

触发器，图14-6a

为原理电路，图14-6b

为其逻辑符号。1&&&&a）

图14-6

带异步控制端的D触发器a）原理电路b）逻辑符号b）

CPCPDQ说明0X保持CP=0无效100置0111置1表14-5

D触发器功能表

表14-6

D触发器状态表

DQnQn+1000010101111根据状态转移表写出特征方程：D=0时，RS=01，置0状态；D=1时：RS=10置1状态。所以，

D触发器只有置0、置1两种工作状态。D

触发器的功能表见表14-5所示，状态表见表14-6所示。第14章|

时序逻辑电路14.1触发器

2.触发方式

（1）电平触发

在时钟脉冲（CP）高电平或低电平期间有效，见图14-7a所示。CP端无o表示高电平有效、有o表示低电平有效。

（2）边沿触发

时钟脉冲（CP）上升沿和下降沿统称边沿，边沿触发即上升沿或下降沿瞬间有效，用△表示边沿型触发，见图14-7b所示。CP端无

o表示上升沿有效、有o表示下降沿有效。a）

CP1高电平有效0低电平有效

图14-7

时钟脉冲的触发方式a）电平触发b）边沿触发b）

CP边沿型下降沿有效上升沿有效

（3）两种触发方式的比较电平触发方式：每个CP信号在有效期间，输出（Q）会随着输入信号（如D）的变化而多次变化，用于计数等电路中会产生错误输出。

边沿触发方式：每个CP信号在上升或下降有效瞬间，输出（Q）只会变化一次，抗干扰能力强，适用于计数等时序电路。CP=1期间，主触发器工作，接受D

数据。第14章|

时序逻辑电路14.1触发器

3.主从结构

（1）下降沿触发的D触发器图14-8a所示电路中，前面的D

触发器称为主触发器，后接钟控RS触发器为从触发器，两个触发器都是高电平触发方式。主触发器

CP1在CP为高电平期间，主触发器工作，根据D触发器的特征方程在CP下降瞬间，从触发器工作，根据钟控RS

触发器的特征方程结论：CP=1期间输入（D）即使多次变化，输出（Q）只在CP下降瞬间动作，所以主从结构的D触发器实际是下降沿触发的边沿型触发器，图14-8c为其逻辑符号。

在一个CP

周期内，触发器只能变化一次，避免了多次变化的问题。

触发方式见图14-8b所示CP下降瞬间，从触发器工作，输出动作。主从结构D触发器a）

图14-8

主从结构D触发器a）原理电路b）触发方式c）逻辑符号CPb）CPc）从触发器

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时序逻辑电路14.1触发器

（2）上升沿触发的D触发器图14-8a所示下降沿触发的

D触发器中，在CP端增加一个非门，即构成上升沿触发的D

触发器，如图14-9a所示。主从结构D触发器a）

图14-9

上升沿触发的D触发器a）原理电路b）逻辑符号CPb）主触发器

CP11在CP为低电平期间，主触发器工作，主触发器接受D

数据，输出R、SCP上升瞬间，从触发器工作，根据R、S的状态，决定Q的状态（置0或置1）。结论：CP=0期间输入（D）即使多次变化，输出（Q）只在CP上升瞬间动作，所以实际是上升沿触发的边沿型触发器，图14-9b

为其逻辑符号。在一个CP

周期内，触发器只能变化一次，避免了多次变化的问题。

从触发器

CP=1CP=1D=0置0CP=1D=1置1第14章|

时序逻辑电路14.1触发器

【例14-3】图14-10所示为高电平触发的D

触发器，图14-11为输入和时钟信号，对应画出输出波形。

图14-10

高电平触发的D触发器

CP异步置0初始为0保持保持CP=1期间D

多次变化

图14-11

例14-3

输入、输出和时钟波形。

Q也多次变化CP=1期间D

多次变化CP=1第14章|

时序逻辑电路14.1触发器

【例14-4】图14-12所示为下降沿触发的D

触发器，图14-13为与例14-3相同的输入和时钟信号，对应画出输出波形。保持初始为0置1、保持保持

图14-13

例14-4

输入、输出和时钟波形。

图14-12

下降沿触发的D触发器

CPQ

变化1次异步清零第14章|

时序逻辑电路14.1触发器

【例14-5】图14-14所示为上升沿触发的D

触发器，异步置0

端和异步置1端已接高电平。其中：图14-15为时钟信号，设初始Q=0，分析其工作过程，画出输出波形。

图14-14

上升沿触发的D触发器

CP

解：根据D触发器的特征方程输出的次态（Qn+1）是当前状态（

Qn）的“非”，即每个CP上升时，Q

变化一次（翻转一次），称为计数型。根据时钟信号，画出输出波形，如图14-15所示。

图14-15

例14-5时钟输入和输出波形。

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时序逻辑电路14.1触发器

14.1.4JK

触发器

CP

图14-16

下降沿触发的JK触发器

图14-16为JK

触发器，其特点是（1）两个输入端，其中J为置1端、

K为置0

端，高电平有效。（2）

边沿型触发器，时钟脉冲（CP）下降有效。（3）允许两个输入端同时有效，当JK=11时，触发器翻转，即”计数状态”。1.

符号与特点2.

功能表和状态转移表CPJKQn+1功能说明↓00QnJK=00

均无效，保持↓010K=1，置0

↓

01J=1，置1

↓11JK=11

均有效，计数其他XXQnCP非↓状态，保持表14-6

JK触发器功能表

表14-7

JK触发器状态表

JKQnQn+1功能0000保持00110100置001101001置110111101计数翻转1110JK触发器的功能表见表14-6，状态转移表见表14-7。根据状态转移表写出特征方程第14章|

时序逻辑电路14.1触发器

【例14-5】图14-17各触发器，哪种连接方式可以实现计数功能？设各触发器输出Q

的初始状态为0，在CP作用下画出Q

变化的波形。5VCP

图14-17

例14-5

触发器

CPCPCP

a）b）c）d）

解：图a电路，Q

与J

连接，K

悬空相当于1，特征方程为图b电路，与K

连接，J

悬空相当于1，特征方程为图c电路，与J

连接，K悬空相当于1，特征方程为图d电路，JK=11，特征方程为

图14-18

例14-5

波形图

设图a~d输出依次为QA~QD，各输出初始状态为0，在CP信号触发下，各输出信号的波形如图14-18所示。第14章|

时序逻辑电路14.2寄存器寄存器是由触发器组成的时序逻辑电路之一，用于暂时存放运算数据和结果，一个触发器可以存放一位二进制数，寄存N

位二进制数，需要N个触发器。

根据存放数码的方式，分为并行和串行两种。

（1）并行输入：各位数码从对应的触发器输入端同时存入寄存器中，见图14-19所示，四位寄存器的并行输入方式。（2）串行输入：各位数码从一端依次存入寄存器中，见图14-19

所示，四位寄存器的串行输入方式，可从两端输入，分为右移和左移两种方式。1101并行输入1101串行输入右移1101串行输入左移四位寄存器

图14-19

寄存器的输入方式

寄存器概述

第14章|

时序逻辑电路14.2寄存器

14.2.1并行输入寄存器

CPD3D2D1D0

图14-20

四位并行输入寄存器

Q3Q2Q1Q0图14-20为四位并行输入寄存器，由四个上升沿触发的D

触发器组成，其工作过程为：待寄存的四位数码加到D3

~

D0

端，

如D3

D2

D1

D0=1101。时钟脉冲CP加正脉冲，根据D触发器的特征方程，Q=D，即Q3

Q2

Q1

Q0=D3

D2

D1

D0=1101，寄存完成。

11011101四个D

触发器异步置0端（）加负脉冲，四位触发器的输出Q3

Q2

Q1

Q0=0000，即工作前先清零。0

0

0

0第14章|

时序逻辑电路14.2寄存器

14.2.2串行输入寄存器

图14-21为四位串行输入寄存器，由四个下降沿触发的D

触发器组成，其工作过程为：CP

图14-21

四位串行输入寄存器

D

触发器异步置0端（）加负脉冲，四位触发器的输出Q3

Q2

Q1

Q0=0000，即工作前先清零。待寄存的四位数码加到右移输入端（

X

），如存入D3

D2

D1

D0=1101，在CP作用下，依次串行输入，同时每个寄存器输出数码右移，四个CP后，输出Q3

Q2

Q1

Q0=1101，寄存完成。

四位串行输入寄存器的功能表见表14-8所示。1101CPQ3Q2Q1Q0功能说明↓X0000异步清零1↓1000右移1位1↓0100右移

2位1↓1010右移

3位1↓1101右移

4位

表14-8

四位串行输入寄存器功能表

00001000010010101101第14章|

时序逻辑电路14.2寄存器

14.2.3集成移位寄存器应用

74LS194是一种功能齐全，应用广泛的移位寄存器，具有左移、右移和并行输入等各种输入方式，以及异步清零等多种功能。其外形和引脚、逻辑符号见图14-22所示。在S1S2

控制下，移位寄存器分别选择左移、右移、并行输入等工作方式，其功能表见表14-9所示。CPS1S0QDQC

QB

QA功能说明0XXX0000异步清零1↑00QDQC

QB

QA保持1↑01SRQDQC

QB

右移1↑10QC

QB

QASL左移1↑1DCBA并行输入表14-9

74LS194移位寄存器功能表

图14-22

74LS194集成移位寄存器a）逻辑符号b）外引线图74LS19421431516131465871112910b）74LS194a）并行输入方式选择电源右移输入左移输入并行输入地第14章|

时序逻辑电路14.2寄存器

14.2.3集成移位寄存器应用

【例14-6】74LS194应用电路见图14-23所示，QA接SR，DCBA=0100，根据图14-24中清零、CP、S1S0

等信号波形，分析寄存器的工作过程，画出输出波形。74LS194

图14-23

例14-6

电路图

0100并行输入00

解：初始，清零端为0，输出QD

QC

QB

QA=0000

S1S0=00：CP1

↑时并行输入，QD

QC

QB

QA=DCBA=0100

S1S0=01：CP2↑时右移，QD

QC

QB

QA=0010

CP3↑时右移，QD

QC

QB

QA=0001

CP4↑时右移，QD

QC

QB

QA=1000

CP5↑时右移，QD

QC

QB

QA=0100右移输入01右移

图14-24

例14-6

波形图

1234500000000清零0100并行输入0010右移0001右移1000右移0100右移第14章|

时序逻辑电路14.3计数器

1.加法计数和减法计数输入一个脉冲增加一位数，称为加法计数，见图14-25所示。

输入一个脉冲减小一位数，称为减法技术，见图14-25所示。计数器是常用的时序逻辑电路，可以累积输入脉冲的个数，用二进制数表示。按照不同的分类方法，计数器有以下几种。

计数器概述

00011011加法计数11100100减法计数

2.计数长度（进制）

N

个脉冲，计数完成一次循环，称为N

进制计数器，或称计数长度为N如图14-25所示计数器，输入四个CP，输出完成一次循环（00→01→10→11），称为四进制加法计数或四进制减法计数。计数器CP

图14-25

加法计数和减法计数

3.同步计数和异步计数

组成计数器的各个触发器有统一的时钟信号（CP），称为同步计数器。如果各触发器没有统一的时钟信号，则成为异步计数器，见图14-26所示。

图14-26

同步计数器和异步计数器

CP同步计数异步计数第14章|

时序逻辑电路14.3计数器14.3.1异步二进制加法计数器

图14-27

为三个D触发器组成的异步计数器，其中D

触发器的状态方程为由于每个D

触发器均构成计数型，三位二进制计数相当于23=8，即八进制计数器，计数范围为000~111。

CP每上升一次，Q0就变化一次；

Q0每下降一次，Q1

就变化一次；Q1

每下降一次，Q2

就变化一次。

根据上述分析，画出波形图（时序图），见图14-28所示。

12345678

图14-28

三位二进制加法计数器时序图

观察时序图中Q2Q1Q0

的状态，画出状态图，见图14-29所示。000001010011100101110111

图14-29

三位二进制加法计数器状态图

CP

图14-27

三位二进制异步加法计数器

第14章|

时序逻辑电路14.3计数器14.3.2同步二进制加法计数器

图14-30

为三个JK触发器组成的同步时序电路，分析步骤如下：（1）写出触发器的特征方程（JK触发器）（2）写出各触发器的输入方程（JK=？）（3）将输入方程代入特征方程，写出各触发器的状态方程（4）将触发器的各个现态（Qn）分别代入状态方程，求出其次态（Qn+1），填入状态表中，见表14-10所示，分析其计数规律。

结论：三位二进制同步加法计数器（八进制加法计数器），其时序图、状态图与异步计数器相同（图14-28、图14-29所示）Q2n

Q1n

Q0nQ2n+1

Q1n+1

Q0n+1000001001010010011011100100101101110110111111000表14-10

同步三位二进制计数器状态表

图14-30

三位二进制同步加法计数器

CP&5V14.3.3同步十进制加法计数器

第14章|

时序逻辑电路14.3计数器

图14-31

同步10进制加法计数器

CP&=1=1&≥1&&&FF0FF1FF2FF3图14-31所示为同步十进制加法计数器，因计数长度（N）为10，所以由四个触发器（D触发器）组成四位计数器，首先根据逻辑图写出如下方程（1）特征方程（3）输入方程（4）状态方程（2）输出方程（进位）进位脉冲第14章|

时序逻辑电路14.3计数器设输出现态：代入状态方程，求出次态：作为新的现态代入状态方程，求出下一个次态：••••••••将1001代入状态方程，求出下一个次态：当计数到1001（9）10时，下一个状态为0000，同时产生进位脉冲。所以是十进制加法计数器。表14-11为10

进制加法计数器的状态表，图14-32为其状态图。Q3nQ2n

Q1n

Q0nQ3n+1Q2n+1Q1n+1Q0n+1C0000000100

0010

010000100

01100

0110100001000101001010110001100111001111000010001

00101

00100001表14-1110进制加法计数器状态表

图14-32

十进制加法计数器状态图

0000000100100011010010011000011101100101第14章|

时序逻辑电路14.3计数器14.3.4集成计数器

图14-32所示为同步四位二进制（16

进制）加法集成计数器，计数长度（N）为16，即：0000→0001→0010

→

•••••••1111

→0000输出置数控制进位计数暂停电源异步清零并行输入计数暂停地

图14-32

16进制集成加法计数器（161）a）逻辑符号b）外引线图74LS16121431516131465871112910b）CPCTPCTTQ3

Q2

Q1

Q0功能说明0XXXX0000异步清零1↓0XXD3

D2

D1

D0同步置数1↓101保持计数暂停1↓110保持1↓11加法计数0000~1111表14-12

16进制集成加法计数器（161）功能表

161为

16进制加法计数器、160为10进制加法计数器，除进制不同外，其他功能相同。有加法计数、暂停（由CTP和CTT）控制、清零、置数、进位等功能。见表14-12所示功能表。74LS161a）第14章|

时序逻辑电路14.3计数器

【例14-7】图14-33所示74LS161的应用电路，根据功能表分析其工作原理，写出状态转换图。1174LS161图14-33

例14-7（1）电路

图14-34

例14-7

16进制计数器状态图

0000000100100011011011110100010101111110110111001011101010011000所以，161工作在16进制加法计数状态，计数范围为0000~1111，其状态图见图14-34所示。CPCTPCTTQ3

Q2

Q1

Q0功能说明1↓11加法计数0000~1111根据161的功能表解：电路各输入端接法第14章|

时序逻辑电路14.3计数器

【例14-8】图14-35

所示74LS161的应用电路，根据功能表分析其工作原理，写出状态转换图。174LS161图14-35

例14-8

计数器应用电路11CPCTPCTTQ3

Q2

Q1

Q0功能说明1↓11加法计数0000~11111↓101暂停计数保持根据161的功能表解：电路各输入端接法初始，161工作在16进制加法计数状态，当计数到1000，即Q3为1时，CTP=0，计数暂停。其状态转换图见图14-34所示。

图14-36

例14-8

计数器应用电路状态图

0000000100100011011011110100010101111110110111001011101010011000计数停第14章