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文档简介

1第8章

集成电路版图设计与工具2第8章集成电路版图设计与工具版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。集成电路制造厂家根据这些信息来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。因此不同的工艺，就有不同的设计规则。3设计者只有得到了厂家提供的规则以后，才能开始设计。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设计软件都有设计版图的功能，CadenceDesignSystem就是其中最突出的一种。Cadence提供称之为Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。4第8章

集成电路版图设计与工具

8.1 工艺流程的定义8.2版图几何设计规则8.3

版图图元8.4版图设计准则8.5电学设计规则与布线8.6 基于Cadence平台的全定制IC设计8.7 芯片的版图布局8.8 版图设计的注意事项58.1 工艺流程的定义

版图中的工艺层通常是版图设计者定义工艺的抽象工艺层，它们并不一一对应于芯片制造时所需要的掩膜层。芯片制造时所需要的掩膜层是由抽象工艺层给出的版图数据经过逻辑操作（“与”、“或”或“取反”）获得。6

表8.1为TSMC0.35μm工艺的沟道尺寸和对应的电源电压、电路布局图中金属布线层及其性能参数。7表8.2MOSIS为TSMC0.35

mCMOS工艺定义的全部工艺层8FeaturesizeL=0.18umVDD1.8V/2.5VDeepNWELLtoreducesubstratenoiseMIMcapacitor(1fF/um^2)Thick-top-metalforinductor6Metal1PolyPolycideresistor(7.5Ohm/sq)HighN/Pimplantresistor(59Ohm/sq,133Ohm/

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