数电第4版 课件 25计数器

按计数脉冲引入方式，分为异步和同步计数器按进位制，分为二进制、十进制和N进制计数器按逻辑功能，分为加法、减法和可逆计数器1.计数器的分类4.4计数器例：时序电路如图所示，已知CP脉冲波形，画出Q0~Q2的波形。CPQ1Q0Q2功能：计数、分频、定时。0001000101100011010111110004.4.1异步二进制计数器1.异步二进制加法计数器的构成规律（1）用T’触发器构成；（2）若触发器要求用上升沿触发，则应用前级Q作为下级的CP，若触发器要求用下降沿触发，则应用前级的Q作为下级的CP。4.4.1异步二进制计数器2.异步二进制减法计数器的构成规律（1）用T’触发器构成；（2）若触发器要求用上升沿触发，则应用前级Q作为下级的CP，若触发器要求用下降沿触发，则应用前级的Q作为下级的CP。思考：如何用D触发器构成3位二进制（8进制）减法计数器。4.4.1异步二进制计数器1.同步二进制加法计数器以8进制计数器为例，其状态转换规律为：Q0每来一个CP脉冲翻转一次；Q1只有当Q0为1时翻转，其余保持；Q2只有当Q1、Q0同时为1时翻转，其余保持。T触发器的状态方程当T=1时当T=0时4.4.2同步二进制计数器同步二进制加法计数器的构成规律:

（2）令T0=1，T1=Q0，T2=Q0Q1，T3=Q0Q1Q2……3位同步二进制加计数器逻辑图（1）用T触发器构成，既可上升沿触发也可下降沿触发；4.4.2同步二进制计数器2.同步二进制减法计数器构成规律（1）用T触发器；（2）令4.4.2同步二进制计数器3.同步二进制加减计数器构成规律（1）用T触发器；（2）令4.4.2同步二进制计数器1.常用的集成计数器4.4.3中规模集成计数器型号时钟计数功能清零预置数74160/162同步，↑十进制加异/同步清零同步预置数74161/163同步，↑4位二进制加异/同步清零同步预置数74LS190同步，↑十进制加/减—异步预置数74LS191同步，↑4位二进制加/减—异步预置数74LS192同步，↑十进制加/减异步清零异步预置数74LS193同步，↑4位二进制加/减异步清零异步预置数74161的主要功能：◆异步清零功能◆同步并行置数功能

◆同步二进制加计数器◆保持功能4.4.3中规模集成计数器◆

所有的触发器采用同一时钟信号。外部CP脉冲为上升沿触发。（1）异步清零功能◆

异步清零功能。当RD=0时，Q3Q2Q1Q0=0000。004.4.3中规模集成计数器问题：如何实现同步并行置数？如何实现同步计数？4.4.3中规模集成计数器用D触发器实现同步并行置数；用T触发器实现同步计数。问题：如何用JK触发器实现D触发器和T触发器？0111D01011T结论：当LD=0时，逻辑功能为D触发器；

当LD=1时，逻辑功能为T触发器。1011→1→0→1→1011111111T0≥1T1≥1T2≥1T3≥14.4.3中规模集成计数器（2）同步并行置数功能（）11110111111111T0≥1T1≥1T2≥1T3≥114.4.3中规模集成计数器（3）同步二进制加计数器（）（4）保持功能（RD=1,LD=1时，EP

ET=0时）进位输出0000001111111114.4.3中规模集成计数器74161的逻辑符号74161的功能表LLLLd0

d1

d2

d3计数保持保持L××××××××HL××↑d0

d1

d2

d3HHHH↑××××HHL××××××HH×L×××××

RD

LD

ET

EP

CP

D0

D1

D2

D3

Q0

Q1

Q2Q34.4.3中规模集成计数器LLLLd0

d1

d2

d3计数保持保持L××××××××HL××↑d0

d1

d2

d3HHHH↑××××HHL××××××HH×L×××××

RD

LD

ET

EP

CP

D0

D1

D2

D3

Q0

Q1

Q2Q3应用

××××1CP（1）实现同步二进制加计数111计数输出4.4.3中规模集成计数器计数器的VerilogHDL描述4.4.3中规模集成计数器清零rst预置数load计数使能en时钟clk预置数据输入d[3]d[2]d[1]d[0]计数状态输出q[3]q[2]q[1]q[0]进位输出rco0×××××××0000#10×↑d[3]d[2]d[1]d[0]d[3]d[2]d[1]d[0]#110↑××××保持#111↑××××计数#计数器的VerilogHDL描述4.4.3中规模集成计数器modulecnt16(clk,en,rst,load,d,rco,q);inputclk,en,rst,load;//时钟，计数使能，清零，预置数input[3:0]d; //预置数据输入端outputrco; //进位输出output[3:0]q; //计数状态输出reg[3:0]q; //数据类型声明计数器的VerilogHDL描述4.4.3中规模集成计数器always@(posedgeclk,negedgerst)//开始always过程，声明敏感信号beginif(!rst)q<=0; //实现异步清零elseif(!load)q<=d; //同步装入预置数据elseif(en)q<=q+1; //加1计数elseq<=q;//输出保持不变；endassignrco=((q==15)&&(en==1))?1:0;//产生进位信号endmodule计数器的VerilogHDL描述4.4.3中规模集成计数器计数器的VerilogHDL描述4.4.3中规模集成计数器◆同步置数法◆反馈清零法4.4.4N进制计数器例4.4-1采用“反馈清零法”实现同步10进制加计数。000101000011001010011000011101100101000010010000出现一瞬间4.4.4N进制计数器1010000101000011001010011000011101100101000001010000014.4.4N进制计数器波形图：100011000010101001101110000110010000000001004.4.4N进制计数器例4.4-2采用“同步置数法”，用74161构成十进制加计数器。0000000101000011001010011000011101100101110111001011101011111110100100000思考：校验一下能否自启动4.4.4N进制计数器思考题：画出如图所示计数器的状态转换图。4.4.4N进制计数器1.确定计数器的状态转换图；“同步置数法”构成N进制计数器步骤：2.根据计数器的初态确定并行数据输入端的连接；3.根据计数器的终态确定与非门输入端的连接。思考题：利用74161实现初态为0100的七进制加法计数器。4.4.4N进制计数器例4.4-3试用两片74161构成100进制计数器。11110000

方法一：先用两片74161构成256进制计数器，然后再用“同步置数”法构成100进制计数器。4.4.4N进制计数器11000001方法二：通过串行进位的方法构成256进制计数器，再用“异步清零”法构成100进制计数器。4.4.4N进制计数器方法三：当M可分解成N1和N2