First Day Presentation培训教材电子互联

中程在线(北京)科技有限公司内部教程注意保密硬件测试专用教程问题虽然我们的话题是围绕着数字电路展开，但希望大家能够重视模拟电路的基础知识和模拟电路调试方面的经验积累。因为模拟电路是培养工程师对硬件直觉的基础。对硬件工作的理解(个人观点)动手能力焊接能力搭建实验环境的能力基本调试技能基础知识的理解熟读芯片数据手册知识扩展对于硬件工程师，一定要在基础知识掌握、动手能力、沟通能力等多方面不断的提升，才能够从容应对复杂的系统问题，并在解决问题的过程中不断的积累、总结经验，实现良性循环。例子通过电阻的电流大于20mA时，REG1=1,否则为0电源电压大于4V，REG2=1，否则为0;电源在负载为500mA时，电源电压大于4V;REG1&2=00时，软件判断系统异常，导致了一个比较严重的问题。请分析为什么会出现REG1和REG2同时为0的情况？(系统设计时，并没有想到这种情况会出现)话题1.数字电路的理解

N-MOS

PNP

ANDGateZenerDiodeXORGateSchottkyDiodePN结工作原理工作了几年后，对于PN结的工作原理还能记起多少？随着工作年限的增加，经验会不断积累，但基础的理论知识还是需要经常温故一下的。二极管有一个PN结，三极管有两个PN结。那么场效应管的工作原理是什么呢？门电路问题:当输入为高(H)时，三极管Tr1的状态？门电路参数对于数字信号,1):要避免中间电平2):要注意信号沿不能过慢触发器触发器是构成时序电路的基本器件，通过理解触发器的工作原理，可以了解数字电路SPEC参数的由来，有利于更好地理解、设计数字电路。基本RS主从触发器边沿D触发器CP为触发器输入时钟D为触发器输入数据建立时间？保持时间？触发器参数时序数字电路的建立时间、保持时间参数符合SPEC要求，这是保证数字电路稳定工作的前提条件。通用输入输出(GPIO)端口结构芯片的数据接收■内部时钟过采样■触发器锁存■时钟恢复与触发器锁存内部时钟过采样SPI(SerialPeripheralInterface)作为一种同步、板级、中低速总线，很多主控芯片都集成若干SPI接口用于扩展外围设备。接收数据通常采用时钟过采样的方法。Verilog代码示例触发器锁存DDR接口电路通过内部锁存器的方法实现高速信号接收。而且DDR接口还采用了叫做2n-prefetch的技术实现了内部单沿采样。而对于DDR2，采用了4n-prefecth实现了内部时钟速度仅为外部接口时钟速度的一半。对于高速串行总线，并不像DDR接口电路这样提供时钟同步信号，对于它们的数据接收，首先利用CDR电路从数据中恢复时钟信号，再完成对数据的锁存。后续话题将继续讨论高速串行总线的调试与测试。DSP系统互联■HPI接口连接■RapidIO系统互联■其它简单互联方法DSP的HPI接口TIDSP提供HPI(HostPeripheralInterface)接口,可用来与主控芯片进行连接。通过HPI接口，主控器可以访问DSP的内部空间，实现对DSP的控制，读取DSP内部SRAM的数据。利用ARM的外部总线接口的BANK3与DSP的HPI接口建立系统互联。Bank3的地址范围:0x08000000～0x0A000000,基地址BASE_ADDR=0x08000000;HCNTL[1:0]=00HPI控制寄存器读写;HCNTL[1:0]=10HPI数据寄存器自动加地址读写;1):给出读HPIC寄存器的ARM地址;2):给出自动增加地址写HPID寄存器的ARM地址

0x08100000

0x08020000RapidIO互联在高速串行接口之前，DSP与主机以及DSP之间的互联通常采用HPI或者PCI接口，缺点是信号线多、带宽受限等。SerialRapidIO(S-RIO)是目前正在流行的一种芯片与芯片互联、板与板之间的背板互联的方法。TIDSPS-RIO1X,4XChipInterconnectionRapidIOSwitch称作交换器，RapidIO的路由和交换是通过每个终端设备的ID号来实现的。每一个终端都会分配一个唯一的ID号，当一个终端发出一个数据包时，在它的包头中包含有目的终端的ID号和发送源端的ID号。每一个交换器在它的每一个端口上都有一个交换路由表，根据此表就可以决定此数据包由那一个端口送出。其它DSP互联对于系统的互联方法，并没有一定之规。只要这种互联能够满足系统的要求(数据吞吐率、系统响应时间、功耗、实现复杂度、成本等)，任何连接方法(标准、非标准接口)都可以采用。SPI互联，TIDSP的MCBSP配置成SPI接口模式

UART互联

CAN总线互联(系统级互联)

PCI总线互联话题2.信号完整性SI主要考察两个方面:信号时序和信号质量。研究信号完整性(SI)的主要目的就是避免在设计的时候发生信号完整性问题，保证数据链路的可靠传输，从而提高产品的质量。1.什么是传输线？2.判断PCB走线是否是传输线？3.如何理解特性阻抗？在实际的设计中，不要过多的纠缠一些理论的东西。如果条件满足，即使是一些几十MHz的信号，也建议大家按照信号完整性的规范设计。由于系统设计的种种限制，认定的高速信号无法满足理想走线需求，此时工程师要有能力通过PCB仿真，以往经验等界定风险高低。风险一般情况，建议尝试。对于高风险情况，需要权衡项目需求，如果必须，建议尝试同时提供备用方案。通常当Tr≤4*Tpd的时候，需要按照高速电路的设计要求进行设计。反射传输线反射现象的产生:反射现象的产生是由于在传输的过程中遇到阻抗不连续的地方(光、声波进入到不同介质，由于阻抗的不连续会产生反射现象，电信号也是同样的道理)；

反射解决反射问题:

保证高速信号线有足够大的参考地平面。端接技术:

根据目标特性阻抗以及PCB叠层结构，调节PCB走线宽度和选择适当层作为参考。

芯片内部没有端接电阻时，需要采用外部端接电阻以达到阻抗匹配的目的。

传输时延DDR2-667电路中的DQS差分对与DQ的时序关系传输时延DDR是源同步总线(SourceSynchronousBus),在时序上面主要考虑的是由于PCB走线引起的偏斜(Skew).

某控制器发出的DQS与DQ的tDS=600pS，tDH=500pS，为了保证DDR芯片接收的时序(tDS=100pS,tDH=175pS),有如下关系:以上分析是非常宽泛的，在实际设计中，对于关键信号一定要遵循等长原则。测试时序参数，需要采取统计测量方法。LDQ-LDQS=(0.6-0.1)/0.167(ns/inch)=76.1mm;LDQS-LDQ=(0.5-0.175)/0.167(ns/inch)=49.5mm;如果DQ相对于DQS的走线过长，将会导致建立时间不满足要求。反之，保持时间不满足要求。地弹地弹是指芯片内部的“地”与PCB的大地之间的电平变化。地弹会使IC器件输入端产生二次触发(误动作)，导致逻辑错误。地弹对于上面的电路，C=6pF(芯片引脚电容)，R=10Ohm(开关电阻)，L=10nH(芯片引脚封装电感)，输入为1.8V的负跳变，输入信号受地弹影响的电压波形，SPICE仿真结果:地弹调节R=25Ohm，输入信号受地弹影响的电压波形，PSPICE仿真结果:地弹地弹是由于芯片引脚封装的电感引起的。地弹影响输入端信号，导致二次触发。在芯片输出信号线上串接电阻可有效减小地弹。对于总线同时、同相翻转的情况，地弹会产生更大危害。

现今的主流芯片供应商通过地引脚的分配，能够很好的解决地弹问题，需要注意FPGA以及一些逻辑芯片。对于一些芯片，输出信号的沿速度可以控制(SlewControl),降低SlewRate可以减小地弹。

并联端接电阻也可有效减小地弹。地弹的板级测试非常困难，也难于调试，需要通过设计保证。非单调性非单调性就是指在逻辑高低电平之间上升沿或下降沿处非单调。非单调性实际的调试过程中，非单调性是比较常见的一种信号完整性问题。非单调性非单调性电源下降的主要原因来自PCB走线电感对快速变化的电流产生的反电动势阻碍电流的增加，使得芯片电源节点处电压下降。对于高速系统的电源分析，其实是有一个叫做电源完整性(PI)的概念。对于系统的某电源，不仅仅是直流阻抗，在关心的频率范围内的阻抗要低于设定的目标阻抗。简单的解决方法:在芯片的电源引脚处加去耦电容，充当蓄电池的作用。电源完整性的提出，是由于去耦电容并非是理想电容，在超过其谐振点的频率上呈现电感性，不同的电容的并联会产生并联谐振，使得在该频点上的电容组合不能很好的充当蓄电池的作用。非单调性通过PCB仿真获得的电源平面的阻抗与频率波形:串扰串扰:由于电磁耦合在相邻的传输线上产生的电压与电流噪声干扰。通过电容耦合进入的干扰称之为容性串扰；通过电感耦合进入的干扰称之为感性串扰。受害网络靠近干扰源一端的串扰称之为近端串扰(后向串扰)；远离干扰源一端的串扰称之为远端串扰(前向串扰)。串扰电流的形成串扰在实际调试中难于定位，重点信号要做足仿真工作，确保信号完整性。电容耦合与电感耦合的电流方向如图所示，当耦合长度到达某个值以后，后向串扰将趋向稳定，容性与感性串扰方向相同。前向串扰是一个不断叠加的过程，容性与感性串扰方向相反。传输损耗在高速信号(GHz)传输中，介质损耗与趋肤效应已经成为设计面临的主要问题。1:为什么频率越高，导体的欧姆损耗越大？2:为什么微带线比带状线的传输损耗小？介质损耗:绝缘材料在交变电场的作用下会产生能量的损耗；损耗与介电常数成正比，通常使用的FR4基板的介电常数为4.0-4.5.趋肤效应:高频信号集中在导体的表面传输。

传输损耗传输损耗带来的传输信道的低通效应，频率越高的信号幅度衰减越大。同时也使得脉冲的宽度大大超过1bit的周期，造成了码间干扰。电磁干扰(EMI)电磁干扰主要包括传导干扰与辐射干扰。传导干扰就是通过电解质把一个电网络上的信号耦合到另一个电网络。辐射干扰一般是通过电磁感应的形式在空间进行传播的，一般可通过测试仪器探测电子设备周边规定范围内的电磁场强度，以测试电子设备的电磁兼容性。产品需要通过电磁兼容测试(EMCTest)，其中包括EMI的测试。通常解决EMI问题的方法包括:1:合理的PCB布局(主要考虑信号回流的问题)2:在信号线、电源线上串接磁珠3:在信号线、电源线上并接小电容4:敏感设备、干扰设备安装屏蔽罩，并良好接地5:吸波材料的使用电磁干扰在同一块电路板的不同功能区就会产生很大的影响，对一些敏感的RF设备造成性能严重下降。在测试计划中，如果系统有电磁敏感设备，需要安排一些特殊的测试，如在系统自身产生强干扰的情况下，测试接收设备的接收灵敏度。话题3.硬件测试与调试硬件测试:

目的:尽可能多的找出产品设计中的问题，给出具有一定可信度的质量评价。硬件测试重点(个人观点):1:有完备的、清晰明确的、切实可行的测试计划（TestPlan）测试计划至少需要包括测试项详细描述、测试条件列表、测试方法与步骤、判别标准以及测试结果输出格式。其它还应包括时间表、测试所需资源列表等。2:搭建通用自动测试平台内容:信号质量测试

、时序测试、功能测试

、性能测试

、容错测试、长时间验证测试、一致性测试、测试结果统计分析

。意义:测试不仅仅是为了找出错误。通过分析错误产生的原因和错误的分布特征，可以帮助发现当前设计的缺陷以便改进。同时，这种分析也能帮助我们设计出有针对性地检测方法，改善测试的有效性。硬件测试重点(个人观点):2:搭建通用自动测试平台

搭建自动测试平台可以进行批量的实验室设计验证，得到的数据可以进行统计分析。通常自动测试平台需要通过FPGA进行系统的多路控制，利用NI的DAQ采集卡完成对模拟信号的采集，PC完成对信号的后端分析。利用GPIB实现PC对示波器等仪器的控制，实现更复杂的标准接口一致性测试。

DDR的分析与测试常听到有工程师说我已经试了很多方法还是没有解决问题，现在已经没有什么思路了。只有工程师有良好的理论基础并且掌握了所调试部分各个侧面的知识，才能够想出更多调试的方法。希望通过DDR的分析与测试，给大家一些解决问题的思路。同时，推而广之到其它电路的调试中。DDR状态机Pre-charge:DDR做换行读写时，就需要对之前操作行进行一次Pre-Charge.Pre-charge的操作过程是用S-AMP读出所有工作行存储单元的值，如果为1重写，如果为0，不操作。Pre-Charge后将关闭现有工作行。Auto-Refresh:DDR控制器会定期刷新，以维持存储单元的数据。刷新的方法与Pre-charge相同，在刷新的过程中，所有SDRAM的Bank都停止工作，操作只能等待，无法执行。DDRSDRAM依靠来自控制器提供的时钟完成刷新。Self-Refresh:用于休眠模式下的数据保存，在这种情况下，外部控制器已经处于休眠状态，不提供用于操作的时钟，设备依靠内部时钟完成刷新工作。休眠模式下，所有DDR的信号都是无效的，当把SDCKE从新拉高，SDRAM将退出自刷新模式。PowerDown:低功耗模式，在空闲状态、行选通状态均可以直接进入低功耗模式。在ActivePowerDown(行选通低功耗模式)，控制器需要持续输出时钟信号，除了CK和CKE信号，所有输入都处于关闭状态。低功耗模式的持续时间受刷新影响。MRS:MRS、EMRS命令对DDRMemory的模式寄存器进行设置，包括CASLatency、WR(WriteRecoveryTime)、BurstLength、TestMode、PartialArraySelf-refresh、RTTResistorSelection等。

有Pre-charge为什么还要Auto-Refresh?DDR有8192行，PowerDown最长持续时间为9个刷新间隔，PD持续时间？DDR的重要时序参数为什么Burst读比Burst写开始auto-precharge的时间短？tWR称之为DDR的写恢复时间；为什么“写”不可以与Pre-charge并行操作？DDR2电气参数

时钟参数时钟电气参数主要包括:周期抖动(PeriodJitter)、周期到周期抖动(CycletoCycleJitter)、累计误差(CumulativeError)、平均高脉冲宽度(AverageHighPulseWidth)、占空比失真(DutyCycleDistortion).

信号质量单端信号交流输入参数(SingleEndedACInputParameter)DQ、DM、Address、Control信号或者DQS(配置DQS为单端信号的情况)，都需要满足单端信号的电气特性。VIH(ac),VIL(ac):示波器的测量方法是找到差分DQS信号的交叉时间点，向前推tDS作为测量时间点，记录测量到的最小电压值(对于VIL(ac)是测量最大值)。VIH(dc),VIL(dc):找到DQS信号的交叉的时间点，向前tDS,向后tDH作为有效时间口，利用直方图功能，找到最小值(对于VIL(dc)是测量最大值)tDS:数据的建立时间tDH:数据的保持时间

信号质量差分信号交流输入/输出参数(DifferentialSignalACInput/Output）输入差分信号CK，以及DDR写的DQS信号，分别测量VID(ac),VIX(ac).输出差分信号测量DDR读的DQS信号，分别测量VOX(ac)单端信号的过冲/下冲(SingleEndedSignalOvershoot/Undershoot)

时序(Timing)时序包括时钟时序、数据选通时序、数据时序、命令和地址时序四个部分。时钟时序(ClockTiming):tAC:DDR读，DQ与距离最近的CK的时间差。[-400pS,400pS]tDQSCK:DDR读，DQS与距离最近的CK的时间差。[-350pS,350pS]数据选通时序

(DQSTiming)tDQSQ:DDR读，DQ与相对应的DQS的延时。MAX:200pStDQSS:DDR写，DQS与对应CK的延时。[-0.25TCK,0.25TCK]

[-625pS,625pS]数据时序

(DataTiming)tDS:DDR写，DQ/DM与相对应的DQS的建立时间。MIN:50pStDH:DDR写，DQ/DM与对应的DQS的保持时间。MIN:125pS命令和地址时序(CommandandAddressTiming)tIS:Address和Control信号与CK之间的建立时间。MIN:175pStIH:Address和Control信号与CK之间的保持时间。MIN:250pS总结1:能够掌握DDR最基本的电气参数要求，并能够理解其与信号完整性理论之间的关系。

对于DDR测试的信号质量部分，不管是时钟的抖动还是单端信号的过冲/下冲，对于DDR电路在很大程度上都是在考察信号匹配问题。因此，在设计上要注意拓扑结构、端接电阻的摆放位置、差分电阻的端接等知识。对于DDR测试的时序部分，主要是控制信号的长度，对DDR信号分组是必要的。1):DQ/DM与DQS之间的长度控制，最好在+/-50MIL的范围内2):CAS/RAS/CS/WE/SKE/A[15:0]/BA[2:0]与CK长度差最好保持在+/-100MIL3):DQS0,DQS1……与CK之间并没有直接的时序关系，但长度差最好保持+/-300MIL

对DDR认识的误区:几个GHz的高速串行总线设计的都很稳定，DDR应该更容易。

(高速串行总线的稳定是如何定义的？至少需要通过BER测试才能够得出结论。)(DDR设计绝对是一个复杂的工作，体现在大量走线的等长设计和端接设计上。)芯片位置摆放拓扑结构拓扑结构2:对DDR的状态机有所了解，如Self-refresh,Power-Down等工作特性。对DDR的内部寄存器(MR,EMR)有所了解。3:对于DDR的关键时序指标有所了解，比如列选通延时(CASLatency)、行选通到列选通延时(RCD)、读延时(ReadLatency)、写延时(WriteLatency)等。

DDR调试1:对比测试2:设计检查

(1):原理图和PCB是否按照DesignGuide的要求完成

(DDR主要是等长和端接)3:板子检查在很多情况下，有可能出现所有板子工厂打件全部打错的情况，但通常多为外围的一些小型器件容易出现这种问题。为了逻辑缜密，工程师最好先排查这部分的问题。

(1):是不是所有的板子都有类似的问题，如果不是的话，有可能是焊接问题。

(2):是否与控制器或者存储器的不同批次有关。

(3):是否与软件的不同版本有关。

(4):