教学课件-集成电路版图设计与TannerEDA工具的使用(王颖)

1.1集成电路发展概况1.2集成电路的设计特点和方法1.3集成电路设计流程简介1.4EDA工具介绍习题第1章集成电路设计概论

集成电路(IC，IntegratedCircuit)的出现对人类的生产和生活都产生了巨大的影响，在过去几十年中其发展非常迅速。集成电路在一片小小的芯片上集成了具有一定功能的电路，随着技术的发展，芯片的面积越来越小，其功耗和制造成本越来越低，而集成度和性能则越来越高。1.1集成电路发展概况设计IC芯片的最初目的就是为了减小计算机的体积。1945年，美国生产出了第一台全自动电子数字计算机“埃尼阿克”(ENIAC，ElectronicNumericalIntegratorandCalculator，电子数字积分器和计算器)。它采用电子管作为计算机的基本元件，每秒可进行5000次加减运算，体积为3000立方英尺(1立方英尺=0.028317立方米)，占地170平方米，重量30吨，耗电140～150千瓦。如今，在集成电路技术的推动下，个人电脑的体积变得越来越小，其运行速度和功能在过去看来是不可想象的。集成电路的分类方法非常多，如果按照应用领域来分，可以分为通用集成电路和专用集成电路；如果按照电路的功能来进行分类，可以分为数字集成电路、模拟集成电路和数模混合集成电路；如果按照器件结构类型来分，可以分为MOS集成电路、双极型集成电路和BiMOS集成电路；如果按照集成电路的集成度来分，可以分为小规模集成电路(SSI，SmallScaleIntegration)、中规模集成电路(MSI，MediumScaleIntegration)、大规模集成电路(LSI，LargeScaleIntegration)、超大规模集成电路(VLSI，VeryLargeScaleIntegration)、特大规模集成电路(ULSI，UltraLargeScaleIntegration)和巨大规模集成电路(GSI，GiantScaleIntegration)。当前集成电路设计的主要特征如下：

(1)主流工艺是0.18μmCMOS工艺，90nm工艺也基本成熟。

(2)电路功能设计已进入片上系统(SOC，SystemOnChip)时代，知识产权模块(IP核)产品化。

(3)集成电路的设计与制造分离，芯片生产厂家提供模型或标准单元库，设计公司负责电路功能设计。

(4)设计方法越来越依赖于EDA工具。1.2.1集成电路的设计特点

设计集成电路时除了关心其功能、性能之外，设计成本和设计周期也应该特别考虑。在进行设计的时候要正确进行功能配置，并设计合理的逻辑电路来实现其功能。集成电路的成本与芯片的面积有着密切的关系，芯片面积的增加会导致成本的提高。另外，设计周期与市场有着密切的联系，一个集成电路芯片要在市场抢得先机，就要尽量缩短设计周期。1.2集成电路的设计特点和方法集成电路是数量巨大的晶体管的集合，因此其设计不同于分立元件电路的设计，有其自身的特点。

(1)集成电路要采用分层设计和模块化设计相结合的设计方法。集成电路设计的最终结果是设计出能实现既定功能的掩膜版图。在一个芯片上集成了成千上百甚至几十万、几百万、上亿个晶体管，要在一个层次上实现这些晶体管的版图及其互连是不可能的，因此在集成电路设计中，通常采用分层设计和模块化设计相结合的设计方法。所谓分层设计，是指将集成电路的设计分为五个设计层次，即行为级设计、RTL级设计、门级设计、晶体管级设计和版图级设计。行为级设计是指用高级语言来建立行为模型，即用高级语言来实现设计的算法。RTL级设计是指描述寄存器之间数据的流动及数据的处理方法。门级设计是指设计逻辑门及其互连方式。晶体管级设计是指将逻辑门进一步用晶体管及互连关系来描述。版图级设计是指集成电路最终的掩膜版设计。

集成电路按功能通常可以划分为几个部分，每一部分的功能都可以用一个模块电路来实现，这样在进行设计的时候就可以几个模块并行设计，以缩短设计周期，同时也便于电路的测试和验证。

(2)集成电路芯片的不可修复性。集成电路在一块芯片上集合了所有实现该电路功能的晶体管，所以其中有一个晶体管或互连线发生错误，则需要将整个芯片重新制版、流片和测试；如果存在电路设计方面的错误，则需要重新设计芯片；另外，电路如果在功能上有所提升，即使需要做很小的修改也要重新对集成电路进行设计、制版、流片和测试，这将浪费大量的时间和费用。为了避免以上这些现象，在设计的时候就要对各方面因素综合考虑，而且要在设计的每个阶段反复检查、验证以保证设计的正确性。另外，可以在芯片中设置冗余器件(DummyCell)，使芯片具有一定的修复功能。

(3)集成电路设计要借助于语言描述和图形描述相结合的方法。集成电路设计过程中的功能描述要通过硬件描述语言或功能图(数据流图、结构图等)来实现。硬件描述语言借助于高级程序设计语言的功能特性对电路的行为和结构进行高度抽象化、规范化的形式描述，并对设计进行不同层次、不同领域的模拟验证与综合优化等处理，使设计过程达到高级自动化。目前，VHDL(VeryHighSpeedIntegrateCircuitHardwareDescriptionLanguage)语言和Verilog语言已成为IEEE制定的硬件描述语言的工业标准。设计过程中的逻辑设计是通过硬件描述语言、逻辑网表或电路原理图来描述的，电路设计是通过电路图来描述的，版图设计是通过掩膜版图来描述的。1.2.2集成电路的设计方法

集成电路的设计方法并不是单一的，目前主要的设计方法有全定制设计法和半定制设计法。

1．全定制设计方法

全定制设计方法是指设计人员根据设计目的确定芯片上所有晶体管的尺寸、位置、连接关系、几何图形和工艺规则，因此设计人员要付出巨大的劳动和时间。这种设计方法的优点是芯片可以获得最优的性能，即面积利用率高，速度快，功耗低。全定制设计方法的缺点是开发周期长，费用高。因此这种设计方法只适合大批量产品开发或对性能要求非常严格的产品的开发，如CPU的设计。另外，一些无法采用半定制方法进行设计的电路也需要采用全定制设计方法，如模拟集成电路的设计。

2．半定制设计方法

半定制设计方法是专用集成电路(ASIC，ApplicationSpecificIntegratedCircuit)设计普遍采用的方法，主要可分为基于门阵列的设计方法、基于标准单元的设计方法、积木块设计方法和可编程逻辑电路方法。专用集成电路与通用集成电路是相对的，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路，其特点是面向特定用户的需求，体积小，功耗低，可靠性高，保密性强，成本低。

1)基于门阵列的设计方法

门阵列技术的布局方法是在一个芯片上把结构和形状相同的单元排列成阵列，每个单元内部包含若干个器件。采用门阵列结构的芯片除了没有完成连线之外，其他的芯片加工步骤都已经完成，所以此类芯片是一种半成品芯片，我们称之为门阵列母片或基片。

对于门阵列结构的芯片，在进行设计的时候，首先选择基板和单元库，然后采用EDA工具进行布局和布线以实现所需的电路功能。连线分两步：首先将晶体管连接成相应的逻辑单元电路，这一步在门阵列单元库布局的设计步骤中完成；然后将逻辑单元电路以及周围的引脚互连成所要求的电路，这一步在布线过程中完成。在这种设计方法中，设计者实际所做的工作只是设计几层连线以及各层之间连接点的掩膜版。基于门阵列设计方法的缺点是灵活性较差，芯片面积的利用率较低。其原因在于芯片是半成品，芯片上元件的数目和种类、I/O单元数及布线通道的距离都是已经固定了的，设计者只能选择合适的芯片，不能改变元件。基于门阵列的设计方法由于建立在半成品的基础上，所以其设计周期短，成本低，设计风险低，这是其显著的优点。这种设计方法多用于设计规模不是很大，对性能要求不是很高且设计周期短的电路。

2)基于标准单元的设计方法

基于标准单元的设计方法是目前应用最为广泛的设计方法，是指将逻辑电路单元设计成标准单元(与门、或门、触发器或者更复杂的单元)，设计师可以将标准单元放置到硅片的适当位置，并用金属导线连通来实现电路功能。标准单元本身采用人工设计，所以其面积和性能能够达到最大的优化。

标准单元的排列方法是成行排列，行间要留有布金属连线的空隙。各个标准单元的高度必须一致才能排列成行，否则会造成布线混乱，软件运行将会出现困难。为了保持各单元高度的一致，当遇到尺寸较大的晶体管时就将单元变宽，并分割晶体管，使之能放在固定高度的轨线之内。

各个功能不同的单元构成了单元库，单元库可以来自于集成电路生产厂商、单元库生产公司，也可以由设计者自行建立。集成电路生产厂商提供的单元库一般是仿真单元库，单元是空的盒子，但包含版图设计所需要的足够的信息，例如边界、引线等。集成电路生产厂商在进行制版流片之前，会填充空盒子。单元库生产公司提供的单元库一般要基于某个集成电路生产厂商的工艺。自建库虽然费用较高，也需要花费大量的时间，但是可以保证产品的市场竞争力。

3)积木块(宏单元)设计方法

在积木块设计方法中，宏单元的形状是任意的，而且可以根据需要放在芯片的任何位置，所以可以更加有效地利用芯片的面积。宏单元是比较成熟的功能块，在布局的时候可以把它当作一个大的单元来对待。芯片上可以只包含宏单元，如图1.1(a)所示，也可以根据需要将宏单元和标准单元结合来进行布局，在标准单元布局的EDA工具中通常可以预留出宏单元的位置，如图1.1(b)所示。图1.1宏单元设计方法的布局示意图宏单元本身可以采用标准单元、全定制或门阵列的方法进行设计。

采用积木块的设计方法具有较大的设计自由度，而且可以提高芯片的利用率，缩短开发周期，但是这种方法由于单元形状、位置、布线通道都不规则，所以其布图算法比较

复杂。

4)可编程逻辑电路设计方法

可编程逻辑电路设计是指将生产厂商提供的可编程逻辑器件进行现场编程和烧制，得到所需的集成电路。可编程逻辑器件本身是作为通用器件生产的，但是用户通过对它编程可以来设定其逻辑功能。设计人员完成版图设计后，在实验室内就可以烧制出自己的芯片，无需IC生产厂家的参与，大大缩短了开发周期，降低了开发成本，因此这种设计方法特别适合于样品研制或小批量产品开发。可编程逻辑器件(PLD)的种类很多，按照集成度可以分为低密度PLD(LDPLD)和高密度PLD(HDPLD)。按照编程方式和结构的不同，LDPLD主要可分为可编程逻辑阵列(PLA，ProgrammableLogicArray)、可编程阵列逻辑(PAL，ProgrammableArrayLogic)、通用阵列逻辑(GAL，GenericArrayLogic)等；HDPLD主要可分为可擦除的可编程逻辑器件(EPLD，ErasableProgrammableLogicDevice)、现场可编程门阵列(FPGA，FieldProgrammableGateArray)等。

可编程逻辑器件除了具有与阵列和或阵列外，还有锁存器、多路开关和反馈线，共同组合产生时序逻辑。可编程逻辑器件的基本组成部分是可编程元件(存储单元)，常用的可编程元件主要有：

①一次性编程的熔丝或反熔丝元件；

②紫外线擦除、电可编程的EPROM(UVEPROM)存储单元，即UVCMOS工艺结构的元件；

③电擦除、电可编程存储单元，一类是E2PROM即E2CMOS工艺结构元件，另一类是快闪(Flash)存储单元；

④基于静态存储器(SRAM)的编程元件。各种存储单元的工作原理在这里不详细介绍，有兴趣的读者可以参考相关文献。

(1)可编程逻辑阵列(PLA)。可编程逻辑阵列的设计依据是：任何一个逻辑函数都能用一级与逻辑电路和一级或逻辑电路来实现。其结构包括：可编程的与逻辑阵列、可编程的或逻辑阵列、输出缓冲器，如图1.2所示。图中的PLA有2个输入变量，与阵列最多可以产生4个可编程的乘积项，或阵列最多能产生2个组合逻辑函数。图1.2PLA的基本电路结构

PLA的规格用输入变量的个数、与逻辑阵列的输出个数和或逻辑阵列的输出个数三者的乘积来表示。例如，某个PLA的规格为16×3  8，这就表示它有16个输入端，与逻辑阵列有32个输出，或逻辑阵列有8个输出。

上述结构的PLA电路只能用于组合逻辑电路的设计，如果要设计时序逻辑电路，还要另外加入含有触发器的芯片。我们将含有由触发器组成的寄存器的PLA电路称为可编程逻辑时序器(PLS)。

PLA逻辑电路的结构比较灵活，与逻辑阵列和或逻辑阵列之间的连接关系是可以编程的。PLA器件既有现场可编程的，也有掩膜可编程的。

(2)可编程阵列逻辑(PAL)。可编程阵列逻辑器件是由可编程的与逻辑阵列和固定的或逻辑阵列构成的，其基本结构如图1.3所示。或逻辑阵列的固化是PAL器件与PLA器件在结构上的最大不同，这种不同的优点表现在PAL器件的结构更加简单，体积更小，速度更快而且工艺简单，易于编程，同时还具有上电复位功能和加密功能，可以防止非法复制；其缺点为结构的灵活性较差。图1.3可编程阵列逻辑的基本结构

PAL器件采用的是熔丝工艺，一旦编程便无法更改。为了扩展电路的功能，在PAL器件中还可以增加不同形式的输出电路。根据其输出结构和反馈方式的不同，可以将它们分为专用输出结构、可编程输入/输出结构、寄存器输出结构、异或输出结构等几种类型。

①专用输出结构。专用输出结构是指PAL的输出端是一个与或门，其特点是输出端只能起到输出的作用。图1.3所示的结构就是专用输出结构。

②可编程输入/输出结构。可编程输入/输出结构是指PAL的输出端是一个具有可编程控制端的三态缓冲器，控制端用来控制输出端是作为输出端还是作为输入端使用，如图1.4所示。

图1.4PAL的可编程输入/输出结构③寄存器输出结构。寄存器输出结构在三态缓冲器和与-或逻辑的输出之间接进了一个寄存器，同时，触发器的状态又通过互补输出的缓冲器反馈到与逻辑阵列的输入端。具有寄存器输出结构的PAL器件的特点是：与-或逻辑阵列的输出状态可以被存储起来，可以利用这一特点组成时序逻辑电路。寄存器输出结构如图1.5所示。

④异或输出结构。异或输出结构的PAL的电路结构与寄存器输出结构的PAL相似，只是在与-或逻辑阵列的输出端加入了异或门。图1.5PAL的寄存器输出结构

(3)通用阵列逻辑器件(GAL)。PAL器件由于具有工艺简单、易于编程的特点，所以可以用于小批量生产和实验室研究，但编程后不可修改的缺点使其在科研上的利用价值大大降低。为了克服这一缺点，在20世纪80年代初发明了通用阵列逻辑器件。通用阵列逻辑与PAL器件的基本结构大体相同，但是其采用了悬浮栅工艺，可以通过电擦除改写编程。另外，通用阵列逻辑器件还给输出结构配置了可以任意组态的输出逻辑宏单元(OLMC，OutputLogicMacroCell)，因此，同一型号的GAL器件可满足多种不同的需要。通用阵列逻辑的输出可以根据需要设置成正逻辑或负逻辑，其输出端是双向的，即输出既可以作为输出端口使用也可以作为输入端口使用，这大大提高了器件的灵活性和通用性。此外，GAL器件还具有加密功能和锁定保护、输入缓冲、输出寄存器预置等功能。

与PAL相比，GAL器件具有以下优点：

①有较高的通用性和灵活性。它的每个逻辑宏单元可以根据需要任意组态，既可实现组合电路，又可实现时序电路。

②利用率高。GAL采用电可擦除CMOS技术，可以用电压信号擦除并可重新编程，因此可反复使用，并使GAL具有高速度、低功耗的优点。其编程数据可保存20年以上。

(4)可擦除可编程的逻辑器件(EPLD)。可擦除可编程的逻辑器件是一种可编程的逻辑器件，根据工艺不同可以分为两类：一类是采用UVEPROM工艺的紫外线可擦除EPLD，另一类是采用E2PROM工艺的电可擦除EPLD。

EPROM具有如下特点：

①因为EPLD采用COMS工艺，所以具有速度高(2ns)、功耗低(电流在数十毫安以下)、抗干扰能力强等特点。

②采用了UVEPROM的EPLD由于使用悬浮栅场效应晶体管作为编程单元，所以具有可靠性高、可以改写、集成度高的特点。采用此工艺的EPLD属高密度可编程逻辑器件(HDPLD，集成度大于1000门/片)，芯片规模已达上万等效逻辑门。

③与GAL相比，从结构上增加了异步时钟、异步清除功能，可实现异步时序电路乘积项共享功能，每个宏单元可多达32个乘积项，输出级有多种使能控制，而且三态输出使能控制比GAL要丰富。

④可以实现功能相当复杂的数字系统。

⑤具有在系统编程能力，不用编程器，使用方便。

(5)现场可编程门阵列(FPGA)。前面所介绍的PLD电路都采用与-或逻辑阵列和输出逻辑单元的结构形式，根据需要还可以加入触发器来实现时序逻辑。FPGA的结构形式和上述器件不同，它通过编程将独立的可编程逻辑模块连接起来以实现所需要的逻辑。由于FPGA在结构上摆脱了上述PLD的固定结构所带来的局限性，所以可以用它来实现多级逻辑功能。另外，它还具有集成度高、使用灵活、管脚数多的特点。因此，可以使用FPGA实现任何复杂的逻辑电路。

FPGA的基本结构包括：可编程输入/输出模块(IOB，I/OBlock)、可编程逻辑模块(CLB，ConfigurableLogicBlock)、可编程的互连资源(IR，InterconnectResource)和用于存放编程数据的静态存储器，如图1.6所示。图1.6FPGA的基本结构图由结构图可以看到，FPGA中的CLB排成阵列，与门阵列中单元的排列方法相似。CLB中包含组合逻辑电路和触发器，可以根据需要设置成组合逻辑或者时序逻辑。IOB主要完成芯片内部逻辑与外部封装脚的接口，它通常排列在芯片的四周，提供了器件引脚和内部逻辑阵列的接口电路。每一个IOB控制一个引脚(除电源线和地线引脚外)，可根据需要将它们定义为输入、输出或者双向传输信号端。FPGA的互连资源包括各种长度的金属连线、开关矩阵(SM，SwitchingMatrices)和一些可编程连接点(PIP，ProgrammableInterconnectPoint)。连线通路的数量与器件内部阵列的规模有关，阵列规模越大，连线数量越多。互连线按相对长度分为单线、双线和长线三种。

FPGA的功能由逻辑结构的配置数据决定。工作时，将这些配置数据存放在片内的SRAM或熔丝图上。基于SRAM的FPGA器件，在工作前需要从芯片外部加载配置数据。配置数据可以存储在片外的EPROM、E2PROM或计算机软、硬盘中。人们可以控制加载过程，在现场修改器件的逻辑功能，即所谓现场编程。

上面所介绍的各种可编程逻辑器件是实现电子设计自动化的基础。基于可编程逻辑器件的设计分为三个步骤：设计输入、设计实现和编程。其设计流程如图1.7所示。

设计输入是指设计者将所设计的系统或电路以编程软件要求的某种形式表示出来，并送入计算机的过程。输入对象通常有原理图、硬件描述语言和波形图等多种方式。

在设计输入过程中往往需要进行功能仿真。功能仿真是指设计输入完成以后的逻辑功能验证，又称前仿真。它没有延时信息，对于初步功能检测非常方便。图1.7基于可编程逻辑器件的设计流程从设计输入完成以后到编程文件产生的整个编译、适配过程通常称为设计处理或设计实现，由计算机自动完成，设计者只能通过设置参数来控制其处理过程。

在编译过程中，编译软件对设计输入文件进行逻辑化简、综合和优化，得到相应的PLD网表，进行模拟验证并适当地选用一个或多个器件自动进行适配和布局、布线，经过时序仿真后，利用开发工具根据生成的版图生成位流文件，构造相应的配置数据，最后产生编程用的编程文件。在设计处理实现的过程中需要进行时序仿真。时序仿真是指选择好可编程逻辑器件并完成布局、布线之后进行的时序验证，又称后仿真或定时仿真。时序仿真可以用来分析系统中各部分的时序关系以及仿真设计性能。

编程是指将编程数据放到具体的PLD中去，对阵列型PLD来说，是将JED文件“下载”到PLD中去；对FPGA来说，是将位流数据文件“配置”到器件中去。

可编程器件(PLD)在ASIC设计中使用得越来越广泛，本节讨论过的几种PLD器件中，普通可编程逻辑器件PAL和GAL结构简单，具有成本低、速度高等优点，但其规模较小(通常每片只有数百门)，难以实现复杂的逻辑。现场可编程门阵列FPGA将掩膜ASIC集成度高的优点和可编程逻辑器件设计生产方便的特点结合在一起，具有集成度高(每片有数百万个门)、灵活性大的特点，若与先进的开发软件配套使用，则特别方便，使产品能以最快的速度上市，而当市场扩大时，它可以很容易地转由掩膜ASIC实现，因此开发风险也大为降低。PLD器件已经成为研制和开发数字系统的理想器件，尤其是FPGA器件，已成为现代高层次电子设计方法的实现载体。一个集成电路产品由提出方案到最终进入市场，要经过一系列的流程。

首先，相关的市场部门应对芯片的需求情况进行调研，然后研究产品设计和营销可行性，确定芯片的功能。

1.3集成电路设计流程简介其次，电路设计工程师根据功能需求设计芯片的结构或者行为；仿真工程师对芯片的模块进行验证，以证明芯片结构或行为的合理性，并将结果反馈给电路设计工程师以进行相关的改进。这是一个循环的过程，直到仿真结果证明芯片结构或行为是合理的，才能进行下一步工作，即确定芯片各模块的结构和门的尺寸，以满足芯片尺寸和结构方面的要求。各模块结构和门的尺寸确定以后，下一步的工作就是由版图设计工程师进行版图设计，并进行验证。验证结果满足需要后还要对整个芯片的版图进行后仿真，以验证版图在时序方面是否满足要求。如果满足时序要求则产生流片所需的数据并交付代工厂进行流片生产；否则要对版图进行改进，直到满足时序要求为止。

当芯片生产出来以后，测试工程师要对芯片进行测试，验证产品是否满足使用要求(如功耗、可承受的工作温度等)，并进行相关改进。当最终的结果满足最初的设计要求后，就可以进行大规模的生产并投入市场。具体的流程如图1.8所示。图1.8集成电路设计流程由图1.8的集成电路设计流程可以看到，版图设计位于集成电路设计流程中略微靠后的位置。如果将IC设计分为前端和后端，那么毫无疑问，版图设计应该属于后端设计部分。

集成电路版图设计是指将电路设计映射为物理描述的过程。从事版图设计的工程人员的主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并提交生产数据。作为连接设计与制造的桥梁，合格的版图设计人员既要懂得IC设计、版图设计方面的专业知识，还要熟悉制造厂的工作流程、制造原理等相关知识。版图设计可分为全定制版图设计和自动布局布线设计。全定制版图设计是指首先绘制基本电路的版图，经过验证后再用这些基本电路来组合成大的单元，因此需要一批有着极高技能水平的特定的工程师投入巨大的手工劳动，但是可在面积和功耗最小化的同时令性能最大化；自动布局布线是指通过对电路综合产生的门级网表用EDA设计工具进行布局布线和物理验证来最终产生可供制造用的GDSII数据的过程，其设计的速度要比全定制版图设计快，但版图的面积相对较大。不同的设计可以根据需要选择适当的设计方法。最初的版图是在一种特殊的纸上用手工绘制而成的，随着市场需求的发展和技术的进步，版图设计的自动化程度越来越高，一系列软、硬件解决方案不断被开发出来。

1.4EDA工具介绍版图设计的硬件平台通常是运行UNIX系统的工作站。工作站已经发展了很多年，它的速度和复杂程度日益提高，目前市场上的工作站品牌主要有HP、Sun和IBM。工作站的价格要比普通的个人电脑高很多，所以，更加廉价和通用的硬件平台如运行Linux和Windows系统的PC机正日益被发展。在PC机的Linux系统中运行的版图设计工具有华大电子公司的“九天EDA”，在Windows系统中运行的版图设计工具有Tanner公司的“L-Edit”。在软件工具方面，除了上面所提到的“九天EDA”和“L-Edit”之外，Cadence、Synopsis等国外知名软件公司的设计工具占据了市场较大的份额。对于高职高专学生来说，运行Windows操作系统的PC机是最熟悉和通用的，所以本书将在后面的章节中介绍运行于Windows系统中的Tanner公司的EDA软件。

1．简述集成电路设计方法的特点。

2．集成电路设计方法的种类主要有哪些？

3．半定制设计方法有哪几类？

4．简述集成电路设计流程。

5．请说明版图设计在整个集成电路设计中所起的作用。习题

2.1晶体管知识简介2.2MOS晶体管开关2.3基本的CMOS逻辑门2.4逻辑设计相关基础知识简介

习题第2章CMOS电路设计基础

晶体管是在实际需要和理论推动的共同作用下问世的。晶体管是20世纪的一项重大发明，其重要性可以与印刷术、电灯和电话等人类最基本、最重要的发明相提并论。晶体管实际上是所有现代电器的关键元件，它是微电子革命的先声。晶体管出现后，人们就能用一个小巧的、功率消耗低的电子器件来代替体积大、功率消耗大的电子管了，而且由于晶体管可以使用高度自动化的过程进行大规模生产，因而其单位成本极低。晶体管是构成电路的最小元件，它的性能直接影响电路的性能，所以了解晶体管的结构及工作原理是十分必要的。2.1晶体管知识简介

1.晶体管的发明

晶体管的发明，最早可以追溯到1929年，当时工程师利连费尔德已经取得了一种晶体管的专利，但是，限于当时的技术水平，制造这种器件的材料达不到足够的纯度，而使这种晶体管无法制造出来。

1946年1月，美国贝尔实验室的肖克莱、巴丁和布拉顿组成研究小组，他们把一片P型硅的表面处理成N型，然后在表面滴上一滴水，接着在水中插入一个涂有蜡膜的金属针，在水和硅之间加上8MHz的电压，从硅中流到针尖的电流被改变，从而实现了功率放大。经过若干改进，最后的模型是：在一个楔形的绝缘体上蒸金，然后用刀片将楔尖上的金划开一个小缝，将金分割成距离很小的接触点，将该楔形体与锗片接触，在锗片表面形成间距为5μm的两个接触点，分别作为发射极和集电极，衬底作为基极。经过无数次的探索和实验，他们终于研制出一种点接触型的锗晶体管，如图2.1所示。在为这种器件命名时，布拉顿想到它的电阻变换特性，即它是靠一种从“低电阻输入”到“高电阻输出”的转移电流来工作的，于是将其取名为trans-resister(转换电阻)，后来缩写为transistor，中文译名就是晶体管。1956年，肖克莱、巴丁、布拉顿三人因发明晶体管同时荣获诺贝尔物理学奖。图2.1第一个晶体管照片

2．晶体管的分类

晶体管大体上可分为两类：双极性晶体管和场效应晶体管。2.2.1独立晶体管开关

MOS晶体管(金属-氧化物-半导体场效应管)是构成CMOS电路的基本元件，可分为NMOS晶体管和PMOS晶体管两种类型。NMOS晶体管和PMOS晶体管组合在一起，两者互为补充，构成互补MOS(CMOS)。

NMOS晶体管由埋在P型衬底中的N型漏区和源区构成。源、漏之间的电流是由通过源极和漏极之间的N型导电沟道中的电子形成的。图2.2给出了NMOS晶体管的结构图和电路符号图。2.2MOS晶体管开关图2.2NMOS晶体管的结构图和电路符号图

NMOS晶体管和PMOS晶体管的衬底总是连接到固定电平上。对于NMOS晶体管来说，衬底总是接逻辑“0”电平。当NMOS晶体管的栅极接逻辑“1”电平的时候，晶体管导通。

图2.3给出了PMOS晶体管的结构图和电路符号图。对于PMOS晶体管来说，衬底总是接逻辑“1”电平。当栅极接逻辑“0”电平的时候，晶体管导通。这里有一个辨识晶体管的技巧就是：NMOS晶体管的栅极看起来像是“1”，而PMOS晶体管的栅极看起来像是“0”。图2.3PMOS晶体管的结构图和电路符号图

NMOS晶体管和PMOS晶体管可以看做是一个压控式开关，栅极上所加的电压控制晶体管的“开”或者是“关”。晶体管的开关模型如图2.4所示。图2.4晶体管的开关模型当NMOS晶体管的栅极加上逻辑“1”电平的时候，开关“闭合”或者“导通”，源极和漏极被连接起来，漏极的电平被传递到源极。当漏极和源极之间传递的是“0”电平时，NMOS开关是一个性能非常好的开关；当漏极和源极之间传递的是“1”电平时，NMOS开关性能不是很好，通常电压在经过开关后会下降一些。当NMOS晶体管的栅极加上逻辑“0”电平的时候，开关“打开”或者“截止”，源极和漏极之间断开，如图2.4(a)所示。图2.4(b)给出了PMOS晶体管的开关模型，当PMOS晶体管的栅极加上逻辑“0”电平的时候，开关“闭合”或者“导通”，漏极和源极被连接起来，漏极的电平可以传递到源极。与NMOS晶体管类似，PMOS开关在传递“1”电平的时候性能比传递“0”电平的时候要好。正因为NMOS晶体管和PMOS晶体管在源极和漏极之间分别传递“0”和“1”的时候有很好的开关性能，所以通常用NMOS晶体管传递逻辑“0”电平，而用PMOS晶体管传递逻辑“1”电平。逻辑“0”电平通常由芯片的地电平来表示；反之，逻辑“1”电平由电源电压表示。应该注意到对栅极上同样的数字信号电平，NMOS和PMOS开关的“闭合”或者“打开”的状态是互补的，所以将PMOS晶体管和NMOS晶体管组合在一起，能够简单又可靠地生成两种逻辑电平，这就是把它们组合在一起称为CMOS(互补CMOS)的原因。

当晶体管导通的时候，可以将其简单想象成一个电阻，如图2.5所示。图2.5NMOS晶体管和PMOS晶体管的电阻模型由图2.5可以看到，PMOS晶体管和NMOS晶体管的电阻模型是相同的，其电流方向都是从漏极到源极，将这个电流方向定义为正向电流的方向。流过晶体管的电流总量取决于晶体管等效电阻的阻值，而晶体管等效电阻的阻值取决于晶体管的尺寸。当晶体管的宽度增加或者长度减小的时候，晶体管的等效电阻减小，晶体管的电流驱动能力增加。可以说晶体管的尺寸决定了晶体管开关的速度，从而也决定了晶体管所构成电路的速度。随着工艺技术的进步，栅极的长度可以做得越来越小，从而提高了晶体管的开关速度。在设计版图的时候，晶体管的尺寸要与电路设计的晶体管的尺寸保持一致，所以在电路图中要把晶体管的尺寸标注出来。晶体管的尺寸包括长度和宽度。长度指的是栅极的长度，通常是一个默认值，即加工工艺所限定的某一个最小允许值，这个值被用来指定工艺。例如，我们设计某一个芯片的工艺为0.18μm，即芯片的默认栅极长度为0.18μm，在此工艺下晶体管的栅极长度是默认的0.18μm，所以在电路图中晶体管的长度是可以省略不标的。

在图2.6中假设采用的是0.18μm的工艺，则NMOS管的宽度是0.48μm，PMOS管的宽度是1.96μm，两者的宽度都默认为0.18μm。需要指出的是，器件所标注的尺寸往往是省略单位的，我们通常认定单位是μm(微米，即10－6m)。图2.6标注器件尺寸的MOS晶体管2.2.2复合晶体管开关

把两个NMOS晶体管串联起来组成一个复合开关，当两个晶体管的输入有一个为“0”时，复合开关相当于断开；当两个晶体管都闭合时，即两个NMOS晶体管的输入都为“1”的时候，该复合开关才闭合，输出X为“0”，这在逻辑上实现了“与非”功能，此结构如图2.7(a)所示。与此相对应，将两PMOS晶体管串联构成复合开关，如果有一个晶体管的输入为“1”，则开关断开；当两个晶体管的输入都为“0”时，复合开关闭合，输出X为“1”，这在逻辑上相当于一个“或非”结构，如图2.7(b)所示。如果将两个NMOS晶体管并联起来组成新的复合开关，则当两个晶体管的输入都为“0”的时候，开关断开；如果其中有一个闭合，即NMOS晶体管的输入至少有一个为“1”，此时复合开关闭合，输出X为“0”，这在逻辑上实现了“或非”功能，如图2.7(c)所示。同样对于此结构的PMOS管来说，当输入都为“1”的时候，开关断开；当输入至少有一个为“0”的时候；开关闭合，在逻辑上实现了“与非”结构，如图2.7(d)所示。图2.7复合开关模型

在设计电路的时候，并不是从单个晶体管的设计开始的，而是由晶体管所组合成的逻辑门开始的，这种设计方法减少了设计的复杂程度，缩短了设计周期，是普遍采用的设计方法。

大多数CMOS逻辑函数可以用反相器、与非门、或非门及传输门实现，所以本节将重点介绍这几种最基本的门电路。2.3基本的CMOS逻辑门2.3.1反相器

反相器(Inverter)的功能就是将输入的信号反相输出。表2.1给出了反相器的真值表，通过真值表可知：当输入信号为“0”的时候，输出为“1”。回顾前面所介绍的MOS管的相关知识可以发现：当PMOS管导通的时候，它可以很好地将源极的“1”信号传输到漏极，而此时NMOS管是截止的，如图2.8(a)所示；当输入信号是“1”的时候，NMOS管导通，PMOS管截止，同样NMOS管可以将“0”信号输出。也就是说，当需要输出信号“0”的时候，只需要NMOS晶体管，而传输信号“1”的时候，只需要PMOS晶体管。将两者组合起来就构成了CMOS反相器，如图2.8(b)所示。反相器的逻辑符号如图2.8(c)所示。表2.1反相器的真值表图2.8CMOS反相器在CMOS反相器中，NMOS和PMOS是不会同时导通的，即从VDD到VSS之间没有直流通路，所以其静态功耗非常小，这也是CMOS电路的特点之一，因为在CMOS电路中，NMOS和PMOS总是成对出现的。

在反相器电路图中，同样需要标注尺寸，其标注方法如图2.9所示。在图2.9(a)中，P代表PMOS晶体管的尺寸，N代表NMOS管的尺寸。标注的尺寸同样是晶体管的宽度在前，长度在后或可以省略。图2.9(b)给出了另外一种标注方法，即PMOS晶体管的宽度在前，NMOS晶体管的宽度在后，晶体管的长度省略。图2.9反相器的尺寸标注方法反相器的驱动能力与其尺寸有着密切的关系，尺寸越大其等效电阻越小，驱动能力也就越大。2.3.2CMOS与非门

当所有给定条件中至少有一个条件不满足时，结果才能出现，这种逻辑关系就是“与非”逻辑关系，实现“与非”逻辑关系的门电路就叫做与非门(NANDGate)。本节将介绍两输入的与非门，其他更多输入的与非门可以通过MOS管的扩展来实现。

两输入与非门的逻辑真值表如表2.2所示。表2.2两输入与非门的逻辑真值表通过真值表可以发现，当两个输入同时为“1”的时候，输出为“0”，这可以通过将两个NMOS晶体管串联来实现；当有一个输入为“0”的时候，输出为“1”，这可以通过将两个PMOS晶体管并联来实现，其电路图如图2.10(a)所示。图2.10(b)给出了两输入与非门的逻辑符号。其他三输入或三输入以上的与非门可以通过并联PMOS晶体管和串联NMOS晶体管来实现。图2.10两输入与非门的电路图和逻辑符号通常情况下，CMOS与非门的所有PMOS晶体管的尺寸都是相同的，所有NMOS晶体管的尺寸也是相同的，所以在标注尺寸的时候只需要两个参数就可以了，如图2.11所示。

图2.11中，P表示PMOS晶体管的宽度，N表示NMOS晶体管的宽度。晶体管的长度为工艺默认值。如果两个PMOS晶体管或NMOS晶体管的尺寸要求不同，则在标注的时候用P1、P2或N1、N2后加上尺寸值加以区分。图2.11与非门的尺寸标注2.3.3CMOS或非门

当所给条件中的一个或一个以上被满足时，结果就不能实现，这种逻辑关系就是“或非”关系。或非门(NOR)就是实现“或非”逻辑关系的门电路，两输入或非门的真值表如表2.3所示。表2.3两输入或非门的真值表通过分析真值表可以发现，只有当两个输入同时为“0”的时候，输出才能为“1”，这种逻辑可以通过两个串联的PMOS晶体管来实现；当输入中有一个为“1”的时候，输出就是“0”，这种逻辑可以通过两个并联的NMOS晶体管来实现。由此可以得到或非门的电路结构如图2.12所示。或非门在电路结构上跟与非门成镜像关系，两个PMOS晶体管之间是串联关系，两个NMOS晶体管之间是并联关系。这是与非门和或非门结构区别的一个关键。图2.12两输入或非门电路图及逻辑符号多输入的或非门是通过在串联的PMOS晶体管上再串联进PMOS晶体管和在并联的NMOS晶体管上并联进NMOS晶体管来实现的。

或非门晶体管尺寸的标注方法和与非门类似，在这里就不再赘述。2.3.4CMOS传输门

CMOS传输门(TG)也是一种常见的逻辑门，它是通过将一个NMOS晶体管和一个PMOS晶体管并联构成的，晶体管的源极和漏极作为信号线来使用，栅极分别连接控制信号S和，其结构如图2.13所示。图2.13传输门的电路图及逻辑符号图传输门的工作原理可以这样理解：当S=0时，NMOS晶体管截止，此时=1，PMOS晶体管也截止，传输门断开，输入信号送不到输出。当S=1时，NMOS晶体管导通，此时

=0，PMOS晶体管也导通，传输门导通，输入信号可以传送到输出。因此，传输门相当于一个由S控制的开关，此开关是双向的，输入和输出可以互换。

传输门在CMOS逻辑中被广泛使用，它除了可以用作开关之外，还可以用来构造其他功能的电路。下面就简单介绍一下用传输门来构造一个二选一多路选择器，其电路图如图2.14所示。图2.14基于传输门的二选一多路选择器此二选一多路选择器的工作原理如下：当S=0时，下面的传输门打开，上面的传输门关闭，B信号被送到输出；当S=1时，上面的传输门打开，下面的传输门关闭，A信号被送到输出。因此，二选一多路选择器的工作原理可以总结如下：当S=1时选择A路信号输出，当S＝0时选择B路信号输出。2.3.5复合逻辑门

用基本CMOS门进行组合，几乎可以实现任何逻辑函数，这种组合起来的逻辑门称为复合逻辑门。复合逻辑门通常是将与、或、非、与非及或非门组合起来构成的单级门。例如，要实现逻辑函数

可以由前面介绍的多个基本门来实现，如图2.15所示。

在图2.15中，如果将与非门和它所驱动的反相器组合在一起，则与非门和反相器组合成与门(AND)，如图2.16所示。(2.1)

图2.15复合逻辑门图2.16复合逻辑门示例如果用前面所介绍的与非门、反相器和或非门的晶体管级电路来实现图2.15所示的逻辑门，可以发现要实现此复合逻辑门需要16个晶体管，这对于有着成千上万个门的集成电路来说，无疑将是一个非常庞大的结构，我们要在保证实现正确逻辑功能的前提下，尽量减少晶体管的数量。下面试从NMOS晶体管和PMOS晶体管形成逻辑的特点来构建一个新的需要晶体管数目更少的电路。

从图2.7中可以看到，串联的NMOS晶体管提供“与非”逻辑而并联的NMOS晶体管提供“或非”逻辑，所以用NMOS晶体管实现式(2.1)的逻辑如图2.17所示。图2.17用NMOS晶体管实现逻辑图2.17是由两组并联的晶体管构成的，每组含有两个串联的NMOS晶体管，各自产生“与”操作“A·B”和“C·D”；左右两组并联成“或非”结构，最终产生了

同样用PMOS晶体管也可以得到以上逻辑，如图2.18所示。图2.18用PMOS晶体管实现逻辑由此也可以看到，NMOS和PMOS在结构上是互补的，并联的NMOS和串联的PMOS都产生“或非”操作，并联的PMOS和串联的NMOS都产生“与非”操作。CMOS电路正是建立在这种互补结构基础上的。用CMOS电路实现式(2.1)的逻辑如图2.19所示。

以上CMOS逻辑门实现的是先“与”后“或”最后“非”的逻辑关系，我们称实现这种逻辑功能的电路为“与或非”(AOI)电路。与AOI电路相对应，实现先“或”后“与”最后“非”的逻辑关系的电路为“或与非”(OAI)电路，这种电路的CMOS逻辑门的实现留待有兴趣的读者自己研究。图2.19用CMOS实现逻辑门2.4.1时钟信号

在数字电路中，一般都包含有时钟信号。时钟信号有两个关键的参数：周期和频率，两者之间是倒数的关系。周期T指的是一个全时钟周期所包含的时间，单位为秒(s)，频率的定义如式(2.2)所示：

频率的单位为赫兹(Hz)。用周期表示的时钟信号如图2.20所示。2.4逻辑设计相关基础知识简介(2.2)图2.20时钟信号2.4.2时延计算

信号在电路中进行传播时需要消耗时间，这段时间称为时延。时延的计算涉及到电阻和电容值，下面回顾一下关于电阻器和电容器的基本知识。

1．电阻器

电子在物体内做定向运动的时候会遇到阻力，将这种阻力称为电阻。具有一定阻值的元件称为电阻器(Resistor)，通常将其简称为电阻。电阻是所有电子电路中使用最多的一种元件。其主要物理特征是将电能转变为热能，因此它是一种耗能元件，电流经过它会产生热能。

电阻具有一定的阻值，阻值与电阻的尺寸、材料及温度等有关。电阻的单位是欧姆，用符号“Ω”表示。欧姆是这样定义的：当在一个电阻器的两端加上1V的电压时，如果在这个电阻器中有1A的电流通过，则这个电阻器的阻值为1Ω。计算导体电阻的公式为

式中，ρ表示导体的电阻率；表示导体的长度；表示导体的厚度；表示导体的宽度。对于给定的工艺，是一个常数，在这里我们引入方块电阻，定义为

(2.3)

(2.4)即电阻的长宽相等，取一个方块时的电阻值。因此，公式(2.3)可以重新写成：

这是计算集成电路中薄层电阻最基本的公式。方块电阻是集成电阻设计中常用的一个工艺参数，对于指定工艺中的导电材料层，其方块电阻值是一定的，所以利用方块电阻及导线的长宽比可以直接计算出导线的电阻值。(2.5)

2．电容器

电容器(Capacitor)和电阻器一样也是组成电子电路的主要器件。电容器可以储存电能，具有充电、放电、隔直流和通交流的特性。电容器是由两个金属电极之间夹一层绝缘的电介质所构成的元件，两个金属电极称为电容器的电极或极板。当两个极板间有电压差的时候，电容器就存储电荷；如果两个极板短路，则电荷消失。

电容是表征电容器容纳电荷本领的物理量。电容器的两极板间的电势差增加1V所需的电量叫做电容器的电容。在国际单位制里，电容的单位是法拉，简称法，符号是F。导体的电容值的大小与极板的面积成正比，与极板之间的距离成反比。

计算导体电容的公式为

式中，“ε”是介电常数，与电介质的性质有关系；“s”表示两极板之间的有效面积；“d”表示两极板之间的距离。(2.6)时延包括门时延和导线时延。以图2.21所示的电路为例，信号从输入IN到输出OUT的时间延迟即为门时延，从输出OUT到节点A的延迟称为导线时延。门时延的大小取决于反相器的电阻和电容的大小，其值通常通过电路仿真得到。导线的时延是由其等效电阻和电容得到的，其大小近似为RC。其中R为导线的等效电阻值，C为导线的等效电容值。

图2.21反相器驱动导线信号在传播的过程中经过的门越多，导线的等效电阻值和电容值就越大，时延也越大，通常电路的速度也会变慢，所以我们要尽量减少电路时延，可以采取的措施有：简化门电路的设计，缩短导线的长度。门电路的简化只能在电路设计的时候由电路设计工程师完成，而导线长度的缩小可以通过版图设计来进行优化。

1．试用复合逻辑门实现以下逻辑：

2．电阻和电容的单位各是什么？

3．已知某材料的方块电阻值为20Ω，电阻的长度为20μm，宽度为10μm，试求该电阻的阻值。

4．已知某导体的电阻率为(Ω·m)，电阻的厚度为1μm，宽为1μm，若电阻的阻值为2Ω，求电阻的长度。习题

3.1版图设计的概念和方法3.2集成电路工艺简介3.3CMOS制造工艺简介3.4版图中的绘图层3.5CMOS晶体管的版图第3章CMOS集成电路的物理结构

3.6版图的验证3.7版图输出数据3.8版图设计的通用准则3.9基本逻辑门的版图设计

习题3.1.1版图设计的概念

版图是包含集成电路的器件类型、器件尺寸、器件之间的相对位置及各个器件之间的连接关系等相关物理信息的图形，这些图形由位于不同绘图层上的基本几何图形构成，如图3.1所示。3.1版图设计的概念和方法图3.1版图实例版图设计是集成电路设计和物理制造的中间环节，其主要目的是将设计好的电路映射到硅片上进行生产。

在版图设计的过程中，设计人员除了具备一定的电学知识、基本电路设计和认知能力、EDA工具的使用能力及良好的想象力和一定的艺术美感之外，还需要对集成电路的物理结构及生产工艺有所了解。3.1.2版图设计的方法

版图设计在集成电路设计流程中位于后端，它是集成电路设计的最终目标，版图设计的优劣直接关系到芯片的工作速度和面积，因此版图设计在集成电路设计中起着非常重要的作用。

版图设计的流程是由设计方法决定的。版图设计方法可以从不同的角度进行分类，如果按照自动化程度，大致可分为三类：全自动设计、半自动设计和手工设计。版图设计的一般流程可以表述如下：首先把整个电路划分成若干个模块；然后对版图进行规划，确定各个模块在芯片中的具体位置；完成各个模块的版图及模块之间的互连；最后对版图进行验证。对于不同的设计方法，版图设计的具体流程会有所不同。

1．全自动版图设计

全自动版图设计方法是指通过计算机辅助设计工具、利用电路的门级网表自动生成版图的设计方法。电路的门级网表可以通过对RTL代码进行综合得到。RTL代码是指用硬件描述语言(VHDL或Verilog)对电路逻辑进行描述的代码。

可以进行全自动版图设计的EDA工具主要有Cadence公司的SE、Synopsys的Apollo等。不同设计工具的设计流程基本上相同，下面简单介绍一下。全自动版图设计的设计流程主要包括：准备阶段、数据输入、布局规划、布局、布线、时序分析及布线后优化、版图验证、数据输出。

(1)准备阶段。在版图设计开始之前，首先要做一些准备工作，包括对版图库的了解，检查网表内容及时序约束文件。

标准单元库一般由集成电路生产厂商提供，在设计的不同阶段需要使用单元库中不同类型的数据，并且这些数据的格式必须要符合每个阶段所使用的工具所要求的数据格式。类型相同且格式相同的数据分别组成各自独立的库文件，这些库文件的总和就构成了一个完整的设计库。通常，厂商在提供设计库的同时，会在其中加入关于该库的使用说明文档，这些文档介绍库的内容和基本架构以及库的使用说明。在使用该库之前，必须仔细阅读这些说明文档，并根据文档的介绍检查库中是否有数据缺失或错误。

一个完整的设计库包含的内容很多，其中有电路仿真和综合需要使用的数据文件，也有版图设计需要使用的数据文件。涉及到版图设计的库文件主要有：布局、布线时需要使用的LEF文件和TLF文件、版图验证时需要用到的库中单元版图数据文件和版图验证命令文件。版图设计是从电路设计完成并综合产生门级电路网表后开始的。在拿到电路设计人员提供的门级网表后，不要急于使用，应首先检查一下网表文件的内容，看是否有语法错误或其他书写方面的错误。为了避免因为网表文件书写方式问题影响到版图设计工作的运行，一般要定义一套比较严格的网表书写规则。例如，在书写规则中应该规定：在网表文件中不允许有“无任何连接的net”，不允许有“无驱动的输入pin”，所有的命名只允许使用大小写英文字母、数字和下划线，所有名称第一个字符必须是英文字母，所有名称的长度不能超过1024个字符等。在自动布局、布线阶段需要执行电路的时序分析(TimingAnalysis)和时序优化(TimingOptimization)，执行这些操作需要前端设计人员提供一个时序约束(TimingConstraint)文件(GCF文件)。

(2)数据输入。在自动布局布线开始阶段，首先需要将库文件、门级电路网表文件和时序约束文件读入自动布局、布线的EDA工具中进行编译。

(3)布局规划。在数据输入完成以后就开始进行布局规划。布局规划阶段需要根据电路门级网表来确定芯片的形状(高度和宽度之比)、大小并放置输入/输出(IO)单元，放置模块及布电源线。在布局规划阶段需要确定好的布局方案，在保证布线成功的前提下减小芯片的面积。

在放置输入/输出单元之前，应由电路设计人员提供管脚排列顺序，根据这个管脚排列顺序来放置IO单元。在放置模块之前，需要和电路设计人员一起，根据运算数据的流向及各个模块的连接关系来确定每一个模块的形状及大体位置，在模块摆放的时候还要注意每个模块的引脚位置、方向、数量及相互之间的对应关系。在放置模块的时候一般先考虑较高层次的模块，然后根据该层模块的需要确定下一层子模块的形状和引脚位置。模块的摆放非常重要，它将在很大程度上影响后续工作。

在布电源线之前，应该先简单估算一下芯片的功耗，根据功耗可以计算出芯片的最大工作电流。有了最大工作电流，还需要知道单位宽度的金属层允许流过的最大电流是多少(这个值由生产厂家提供)，然后用最大工作电流除以单位宽度的金属层允许流过的最大电流，再留一些余量就得到需要布的电源线的宽度。

(4)布局。在上述步骤完成之后就可以进行自动布局了，自动布局是指根据电路的功能、性能及几何要求等约束条件将各单元放在芯片适当的位置上。布局由EDA工具自动完成，在布局的过程中需要加入时钟树。建立时钟树系统是自动布局、布线流程中非常重要的一个环节。加入时钟树是设置时钟序号的需要。时钟信号应尽可能同时到达时钟树所连接的每一个寄存器的端口，也就是要求从时钟信号的起点到每一个寄存器端口的路径延时之间的差异必须在规定的时间范围之内。如果时钟信号不能同时到达它所控制的每一个寄存器，就可能会影响到整个电路的正常工作。

在布局完成之后还要对布局的结果进行优化。

(5)布线。自动布局完成之后开始进行时钟树的布线和其他信号线的布线工作。布线是指在满足工艺规则和布线层数限制等约束的条件下，根据电路的逻辑关系将各个单元之间以及各单元和输入/输出单元之间用金属连线连接起来，并在保证布线100%布通的情况下使芯片的面积尽量小。

布线中的关键问题是布通率。布线布通是指在保证所有信号线连接的情况下，金属线之间没有短路或违反设计规则的情况出现。布通率表征了布线成功的可能性。

(6)时序分析及布线后优化。对布线后的结果需要做时序分析，只有分析结果正确，才能说明布线结果符合设计要求。时序分析所依据的条件就是前面提到的时序约束文件。如果对布线结果做时序分析而结果不能满足要求，则需要对布线结果做进一步优化，叫做布线后优化。

(7)版图验证。版图验证通常包括DRC(设计规则检查)、ERC(电学规则检查)和LVS检查(电路图和版图一致性检查)。

(8)数据输出。在版图设计完成之后，需要输出GDSII文件交付给生产厂家进行掩膜版的生产。

2．半自动设计

版图的半自动设计是指在计算机上利用符号进行版图输入，符号代表不同层版的版图信息，然后通过自动转换程序将符号转换成版图。

3．人工设计

版图的人工设计主要应用在模拟集成电路的版图设计、版图单元库文件的建立和全定制数字集成电路设计中。模拟集成电路因其复杂而无规则的电路形式(相对于数字电路而言)，故在技术上只适宜于采用全定制的人工设计方法；版图的基本单元因其性能和面积的要求而需要采用全定制的人工设计方法；全定制数字集成电路的版图因考虑到其成本与性能而采用全定制设计方法。人工设计版图是指设计者利用版图设计工具，通过编辑基本图形(如连线、矩形和多边形等)得到晶体管和其他基本元件的版图，然后将这些基本元件互连生成小规模的单元，通过逐层绘图的方式形成最后的整个集成电路版图。在这种设计方法下，计算机只作为绘图与规则验证工具而起辅助作用，对所设计的版图的每一部分，设计者都要进行反复的比较、权衡、调整和修改，要求得到最佳尺寸的元器件、最合理的版图布局和路径最短的互连线等。人工设计在获得最佳芯片性能的同时，也因为芯片面积最小而大大降低了每个芯片的生产成本，但其设计周期要比自动和半自动设计方法长。集成电路的制造是以硅晶圆为基础的，然后经过一系列的生产工艺，最终在晶圆上制造出所需要的集成电路，如图3.2所示。

作为衬底的硅是一种半导体材料，下面介绍半导体的相关知识。3.2集成电路工艺简介图3.2加工有集成电路的硅晶圆3.2.1半导体知识简介

自然界的材料按其导电能力可以分为导体、半导体和绝缘体。半导体于室温时电导率约为10－10～104/Ω·cm，纯净的半导体的电导率是随温度变化的。

半导体材料的种类有很多，按化学成分进行分类可分为单一元素半导体和化合物半导体两大类。硅和锗是最常用的单一元素半导体；化合物半导体包括 Ⅲ-Ⅴ族化合物(砷化镓、磷化镓等)、Ⅱ-Ⅵ族化合物(硫化镉、硫化锌等)、氧化物(锰、铬、铁、铜的氧化物)，以及由 Ⅲ-Ⅴ 族化合物和 Ⅱ-Ⅵ 族化合物组成的固溶体(镓铝砷、镓砷磷等)。除上述晶体半导体外，还有非晶体的有机物半导体等。其中硅和锗是地球上含量最丰富的元素之一，也是微电子产业用量最大、最重要的半导体材料。半导体按照是否含有杂质进行分类可以分为本征半导体和杂质半导体。不含杂质的纯净半导体称为本征半导体。本征半导体在热力学温度零度和没有外界能量激发时，不存在自由运动的电子，载流子只能是电子-空穴对(空穴跟电子一样，也是半导体中的一种粒子，但其带电性和电子相反，带正电)。在本征半导体中，电子浓度和空穴浓度是相同的。在实际集成电路制造中所需的绝大多数半导体材料都人为地掺入一定数量的某种原子，以便控制导电类型和导电能力。这种掺入了杂质的半导体称为杂质半导体。杂质半导体根据掺入杂质性质的不同可以分为N型半导体和P型半导体。

1．施主杂质与N型半导体

掺入在半导体中的杂质原子，如果能够向半导体中提供导电的电子而本身成为带正电的离子，则称这种杂质为施主杂质。在集成电路工艺中，典型的施主杂质主要有五价元素磷、砷和锑。图3.3所示是在硅中掺入施主杂质磷。半导体中掺入施主杂质，并主要靠施主提供的电子导电，称这种半导体为N型半导体。在N型半导体中，多数载流子为电子，少数载流子为空穴。图3.3硅中掺入施主杂质磷

2．受主杂质

掺入在半导体中的杂质原子，如果能够向半导体中提供导电的空穴而本身成为带负电的离子，则称这种杂质为受主杂质。在集成电路工艺中，典型的受主杂质主要有三价元素硼、铝和铟。三价元素的最外层有三个价电子，它与相邻的硅原子形成共价键的时候缺少一个电子，产生一个空位，而相邻共价键的电子只要得到外界很少的能量就能摆脱共价键的束缚填到这个空位上来，从而产生一个空穴。由于三价元素容易接受电子，所以称其为受主杂质，如图3.4所示。半导体中掺入受主杂质，并主要靠受主提供的空穴导电，称这种半导体为P型半导体。在P型半导体中，多数载流子为空穴，少数载流子为电子。图3.4硅中掺入受主杂质硼

3．杂质浓度与杂质补偿

在杂质半导体中，单位体积(通常指每立方厘米)杂质的数量称为杂质浓度。杂质浓度分为电子浓度N和空穴浓度P。当杂质半导体中同时存在施主掺杂和受主掺杂时，半导体的载流子浓度是电子浓度和空穴浓度之差，即

N－P(N≥P)或P－N(P≥N)

(3.1)

当施主数量超过受主时，半导体就是N型的；反之半导体就是P型的。

当一块半导体中同时含有施主和受主杂质时，受主杂质和施主杂质在导电性上会相互抵消，这种现象叫做杂质的“补偿”。3.2.2集成电路主要制造工艺简介

一块硅晶圆从其产生到最后被加工成带有芯片的硅片，需要经过一系列的工艺流程，主要包括：硅单晶片的制造、外延层的生长、硅的氧化、掩膜版的制备、光刻、掺杂、多晶硅的淀积、金属层的形成，等等。从纯净的晶圆到最后加工完成，各步骤之间都需要“生长”一层隔离层用来保护下层的版图图案不被破坏及进行导体层之间的隔离，以防止出现“短路”现象。晶圆上的衬底通常不止一种类型，需要用“阱”来划分N型衬底和P型衬底区域。

晶体管的栅极是通过淀积多晶硅形成的，而源区和漏区是由多晶硅栅两旁经过扩散形成的区域构成的。

为了连接栅极或有源区和金属，需要在两层之间打上接触孔(Contact)并进行填充，同样金属层之间需要连接的地方也要通过通孔(Via)完成。当各个步骤都制造完成后要在最上层淀积一层钝化层，钝化层通常是一种玻璃层，其作用是保护芯片不被外界环境破坏。另外，需要连接到外面的信号线和绑定线之间的通孔是在钝化层上打的。

下面简单介绍集成电路制造工艺的各个步骤。

1．硅单晶片的制备

硅单晶片实际上是从圆柱形的单晶硅锭上切割下来的，如图3.5所示。

单晶硅锭的生长方法主要有“直拉法”和“悬浮区熔法”。在这里我们介绍采用直拉法制备硅单晶。图3.5硅晶圆的切割直拉法制备硅单晶就是将一块称为籽晶的单晶硅浸入熔融的硅熔液中，然后在旋转籽晶的同时缓慢地将其从硅的熔融液中提升起来，在籽晶的周围逐渐生长出单晶硅，最后形成圆柱形的单晶棒，如图3.6所示。

生成的单晶硅经过物理性能测试和电气参数测试后对其进行切割，形成硅单晶片，然后再对硅单晶片进行研磨、倒角、抛光，最后得到需要的单晶硅片。图3.6直拉法生长单晶硅

2．外延层的生长

制备好的单晶硅片即晶圆(Wafer)是半导体工艺流程中的衬底，半导体器件通常不是直接做在衬底上的，而是先在衬底上生长一层外延层，然后将器件做在外延层上。生长外延层是在低于晶体熔点的温度下，在单晶硅片上生长一层单晶薄膜的工艺过程。我们将生长有外延层的硅片称为外延片。如果生长的外延层和衬底是同一种材料，那么这种工艺就叫做同质外延，例如在硅衬底上生长硅外延层。同质外延的目的是为了在外延层和衬底层上分别掺入不同类型或不同浓度的杂质。如果生长的外延层和衬底不是同一种材料，那么这种工艺叫做异质外延，例如在硅衬底上生长锗外延层等。生长外延层的主要作用有：

(1)通过调节外延层的杂质种类和杂质浓度，在外延层和衬底之间形成PN结，这种PN结的杂质分布接近理想的突变结，利用这种PN结和隔离扩散技术，可以很好地解决双极型集成电路元器件之间的隔离问题。

(2)在双极型集成电路中掺杂较少的外延层保证了较高的击穿电压，掺杂较高的衬底降低了集电极的串联电阻，从而有利于解决高频功率器件要求有较高的击穿电压与较小的集电极串联电阻之间的矛盾。

(3)异质外延工艺可以用来形成异质结构的器件，如异质结双极型晶体管。

(4) CMOS电路做在外延层上与做在硅的抛光片上相比能有效避免闩锁效应，避免硅层中SiOx的淀积及使硅表面更光滑，损伤最小。

做在外延层上的双阱CMOS器件如图3.7所示。图3.7做在外延层上的双阱CMOS器件

3．光刻

制造集成电路及器件需要把掩膜版上正确和精密的图形转移到硅片或其他半导体的基片上，即要刻出一定深度和宽度的细沟线条，再进行掺杂和连接，从而形成栅电极、接触窗口、金属连线等电路元器件及其连接。这些依靠正确和精密图像来形成的细沟线条要求非常细，目前已经达到纳米(10－9)级水平，如此细的线条已无