《数字电路设计及Verilog HDL实现》课件第8章

8.1QuartusⅡ开发环境的建立

8.2QuartusⅡ设计流程与步骤

第8章QuartusⅡ开发平台简介8.1.1软件的安装

QuartusⅡ7.2版本软件的安装比较简单，把AlteraCompleteDesignSuitv7.2光盘放入计算机的光驱中，安装光盘将自动引导，出现如图8.1.1所示的初始安装界面；用鼠标单击Installsubscriptionpackage进入安装过程，按照系统提示进行选择即可完成软件的安装。安装的默认路径是C:＼altera＼72，也可选择指定路径进行安装。8.1QuartusⅡ开发环境的建立图8.1.1软件安装初始界面8.1.2驱动程序安装

在使用QuartusⅡ软件完成电路设计后，还必须安装Altera的硬件驱动程序，才能将设计结果通过通信接口编程下载到目标芯片中。通信接口可以是并行接口也可以是串行接口，Altera公司的DE2-70开发板是使用PC机的USB接口，它是通过开发板的USB-Blaster接口编程下载的，因此应安装USB-Blaster驱动程序。当开发板第一次与PC机的USB接口连接时，将出现如图8.1.2所示的新硬件向导界面。选择“No，notthistime”选项，然后单击“Next”按钮，将出现如图8.1.3所示的在指定位置

查找驱动程序的界面。图8.1.2新硬件向导界面图8.1.3在指定位置查找驱动程序在图8.1.3中选择“Installfromalistorspecificlocation［Advanced］”选项，单击“Next”按钮，出现如图8.1.4所示的查找新硬件向导界面。单击“Browse”按钮，选择驱动程序的位置(驱动程序默认存放在C:＼altera＼72＼quartus＼drivers＼usb-blaster＼x32目录中)，然后单击“Next”按钮，按照提示进行选择，直到出现如图8.1.5所示的新硬件安装结束界面为止。图8.1.4查找新硬件向导界面图8.1.5新硬件安装结束界面

QuartusⅡ软件含有FPGA和CPLD设计所有阶段的解决方案，设计流程分为设计输入、综合、布局与布线、时序分析、仿真、编程与配置。QuartusⅡ软件为设计的每个阶段都提供了图形用户界面，在设计的不同阶段使用不同的界面。下面就详细介绍利用QuartusⅡ软件进行设计的步骤。8.2QuartusⅡ设计流程与步骤8.2.1创建工程

任何一项设计都是一个工程(Project)，设计一个项目时，应先建立工程。为了便于对工程相关的文件进行管理，设计之前先建立一个文件夹，此文件夹用于存放与此工程相关的所有文件。

以8位加法器设计为例，在D盘建立一个文件夹，取名为EDATEST，路径为D:＼EDATEST。需要注意的是：文件夹和文件不能用中文字命名，也不能包含空格，建议用英文字母、数字和下划线，最好以英文字母开头，长度在8个字符以内。建立文件夹后，就可以新建工程。启动QuartusⅡ，出现如图8.2.1所示的主界面，选择“File”菜单下的“NewProjectWizard”项，如果是第一次建立工程，将出现如图8.2.2所示的新建工程向导介绍界面。选择“Don’tshowmethisintroductionagain”选项(下一次建立工程时，就不再出现这个界面)，单击“Next”按钮进入如图8.2.3所示的新建工程向导。图8.2.1QuartusⅡ主界面图8.2.2新建工程向导介绍界面图8.2.3的第一个文本框为工作目录，可输入存放工程的目录，或单击右侧的“...”按钮选择目录；第二个文本框用于输入工程名；第三个文本框为顶层设计实体名。通常，工程名与顶层实体可以同名。在多层次系统设计中，以与工程名同名的设计实体作为顶层文件名(如果不同名，在编译前要设置顶层文件)。本例中，输入EDATEST作为工程名和顶层实体名，单击“Next”按钮，进入如图8.2.4所示的添加文件对话框。图8.2.3新建工程向导界面图8.2.4添加文件对话框在图8.2.4中，“Filename”后的文本框用于输入设计文件名，也可以单击右侧的“...”按钮选择设计文件，点击“Add”按钮将设计文件加入到工程中；单击“AddAll”可将设定

目录下的所有设计文件加入到工程中；选择“UserLibraries...”可以加入用户自定义函数；如果还没有设计文件可不选择。点击“Next”按钮，出现如图8.2.5所示的选择芯片对话框，根据实际的硬件环境选择所用芯片的型号。图8.2.5选择芯片对话框由于DE2-70开发板使用的FPGA芯片为CycloneⅡ系列的EP2C70F896C6，因此，在“Family”栏选择CycloneⅡ芯片系列，然后在“Targetdevice”选项框中选择“Specificdeviceselectedin′Availabledevice′list”，即选择一个确定的目标芯片。在“Availabledevices”列表中列出了CycloneⅡ系列的所有芯片，选定EP2C70F896C6后，点击“Next”按钮，出现如图8.2.6所示的选择仿真器和综合器对话框。图8.2.6选择仿真器和综合器对话框在图8.2.6所示的界面中，用户可以指定第三方的仿真器和综合器，如果不选择，将使用QuartusⅡ自带的仿真器和综合器。点击“Next”按钮，出现如图8.2.7所示的工程设计

统计对话框，对话框中列出了此工程设计的相关信息，点击“Finish”按钮，将成功地建立工程。在ProjectNavigator中可以查看该工程的各项文件以及层次结构。图8.2.7工程设计统计对话框工程建立后，还可以通过“Assignments”菜单下的“Settings”对话框(如图8.2.8所示)重新设置工程中的一些选项。图8.2.8Settings对话框8.2.2设计输入

建立工程后，便可进行数字系统的设计，在QuartusⅡ的“File”菜单中选择“New”，出现如图8.2.9所示的新建文件对话框。对话框中有多种设计输入法可供选择，下面以8位加法器设计为例，分别介绍VerilogHDLFile和模块/原理图输入过程。图8.2.9新建文件对话框

1.VerilogHDLFile输入法

在图8.2.9中选择VerilogHDLFile，进入如图8.2.10所示的VerilogHDL文件编辑界面，输入用VerilogHDL编写的8位加法器的文件，在“File”菜单中选择“Save”保存文件。保存文件时，文件名与模块名应一致。图8.2.10VerilogHDL文件编辑界面

2.模块/原理图输入法

在图8.2.9中，若选择“BlockDiagram/SchematicFile”，点击“OK”按钮，将进入如图8.2.11所示的VerilogHDL框图/原理图设计输入界面。框图/原理图的设计过程分为以下四步。图8.2.11框图/原理图设计输入界面

1)放置元件

在原理图编辑窗口中的任何一个空白位置双击鼠标左键，弹出如图8.2.12所示的元器件选择对话框。通过选择原理图工具中的，或者在编辑窗口右击鼠标，在弹出的菜单中选择“Insert”下的“SymbolasBlock...”项，也可弹出元器件选择对话框。图8.2.12元器件选择对话框在QuartusⅡ中列出了存放在安装目录下的altera＼72＼quartus＼libraries文件夹中的各种元件库。其中，megafunctions是参数可选的元器件库，如加减法器、编码器、译码器等；others是MAX+PLUSⅡ库，包括加法器、译码器、计数器、移位器、寄存器等74系列器件；primitives是基本元件库，包括缓冲器、逻辑门、电源、输入、输出等。在元器件选择窗口的Libraries列表中选择所需元件，如果要在原理图编辑界面放置多个相同的原件，应将元件选择窗口中的Repeat-insertmode选项选中，然后单击“OK”按钮，

在原理图编辑窗口可以放置选择的元器件。

在设计8位加法器时，用上述方法在原理图编辑界面放置两个4位加法器，输入、输出元件和地线元件，如图8.2.13所示。其中，74283和地线元件在others库中，输入、输出元件在primitives库中。图8.2.138位加法器框图/原理图编辑界面

2)命名引脚

双击输入、输出引脚，出现引脚属性界面，引脚名默认名为pin_name，在这里可以修改引脚的名称。在图8.2.13中，四个输入引脚分别用作两个加法器的输入，分别命名为A［3..0］、B［3..0］、A［7..4］和B［7..4］；三个输出引脚分别用作两个加法器的输出及进位，命名为S［3..0］、

S［7..4］和C。

3)连线

在工具箱中，用选择节点连接工具在元件的引脚之间绘制连线。例如，连接地线与第一个加法器的CIN引脚，第一个加法器的COUT与第二个加法器的CIN，第二个加法器的COUT与输出引脚C。如果连接出错，用鼠标选择错误线段，点击Delete键，即可删除该连线。在进行一组信号的连接时，选择总线连接工具，可进行总线的连接。例如，连接第一个加法器的输出和S［3..0］，连接第二个加法器的输出和S［7..4］。总线连接也可采用在引脚上加连接线和标注的方法进行，图8.2.13中A［3..0］与第一个加法器的A1～A4输入端连接，B［3..0］与第一个加法器的B1～B4输入端连接，A［7..4］与第二个加法器的A1～A4输入端连接，B［7..4］与第二个加法器的B1～B4输入端连接都是采用了这种方法。

4)保存文件

原理图设计完成后，应保存文件供以后使用。8.2.3编译设计文件

如果工程中只有一个设计文件，且文件名与工程名同名，则该文件即是顶层实体文件；如果文件名与工程名不同名，或一个工程中包含多个设计文件，编译前先要设置顶层实体文件，其余文件作为子模块文件。

设置顶层文件的方法是：在工程向导中选择文件选项卡“Files”，然后选择文件，在选择的文件上点击鼠标右键，在弹出菜单中选择“SetasTop_LevelEntity”，该文件就作为顶层实体文件。如果顶层实体文件是用VerilogHDL编写的文件(.v)，那么在顶层文件中用模块调用语句直接调用子模块文件即可；如果顶层实体文件是用模块/原理图编写的文件(.bdf)，那么应将.v子模块生成元件，然后就可以同系统元件一样使用。生成元件的方法是在子模块文件名上点击鼠标右键，在弹出的菜单中选择“CreateSymbolFilesforCurrentFile”，.v文件定义的模块就转变为元件。设置好顶层实体文件后，选择QuartusⅡ主窗口“Processing”菜单下的“Startingcompilation”(开始编译)项，或者在工具栏点击“Startingcompilation”按钮，即开始了编译工作。编译过程包括分析与综合、适配、编程、时序分析四个环节。

1.分析与综合(Analysis&Synthesis)

在编译过程中，首先对设计文件进行分析和检查，检查其是否有语法错误，如果有错误，则报告错误信息，并标出错误位置，供设计者进行修改；如果无错误，则接着进行综合，通过综合完成设计逻辑到器件资源的映射。

2.适配(Fitting)

适配即完成设计逻辑在器件中的布局和布线、选择适当的内部连接路径、引脚分配、逻辑元件分配等操作。

3.汇编(Assembler)

完成适配后进入汇编环节。在汇编过程中，产生多种形式的器件汇编映像文件，这样就可以通过MasterBlaster或ByteBlaster电缆将设计逻辑下载到目标芯片的汇编文件。对CPLD来说，产生的是熔丝图文件；对FPGA来说，生成的是位流文件。

4.时序分析(TimingAnalyzer)

在时序分析阶段，计算给定设计与器件上的延时，完成设计分析的时序分析和所有逻辑性能分析。

编译完成后，如果编译成功，则出现编译成功对话框，信息窗口显示0个错误，单击“OK”按钮，出现如图8.2.14所示的编译结果报告界面，报告工程文件编译的相关信息，如下载目标芯片的型号、占用目标芯片中的逻辑元件数目、占用芯片的引脚数目等。图8.2.14编译结果报告界面如果工程中有错误，则编译后出现编译不成功对话框和错误数对话框，并且在信息窗口列出错误的位置和类型。双击错误信息，程序中的错误行就以高亮度显示，这时可以根据提示修改错误，直至编译成功。如果想了解错误的更多信息，可以单击错误提示行，然后按F1键，有关错误的帮助信息就显示出来了。8.2.4仿真

仿真是对设计功能进行验证的一种方法，如果一个设计比较简单或设计者能够确保设计是正确的，则可以跳过仿真这一步。仿真需要经过建立波形文件、输入信号节点、设置波形参量、编辑输入信号、保存波形文件和运行仿真器等过程。

1.建立波形文件

在QuartusⅡ的“File”菜单中选择“New”选项，在图8.2.9所示的新建文件对话框中选择“OtherFiles”选项卡中的“VectorWaveformFile”后进入如图8.2.15所示的波形文件编辑界面。图8.2.15波形文件编辑界面

2.输入信号节点

在波形编辑模式下，选择“Edit”菜单中的“InsertNodeorBus...”，或者在波形文件的name栏右击鼠标，在弹出的快捷菜单中选择“InsertNodeorBus...”，弹出如图8.2.16所示的“InsertNodeorBus”(插入节点或总线)对话框。点击“NodeFinder...”按钮，出现如图8.2.17所示的“NodeFinder”(节点查找)对话框。图8.2.16“InsertNodeorBus”对话框图8.2.17“NodeFinder”对话框

3.设置波形参量

QuartusⅡ默认的仿真时间域是1μs，如果需要更长的时间观察仿真结果，则可选择“Edit”菜单中的“EndTime...”，弹出如图8.2.18所示的“EndTime”对话框。输入适当的仿真时间域，然后单击“OK”按钮即可完成设置。

4.编辑输入信号

编辑输入信号就是设置输入信号的状态或值，波形编辑器左边的工具中有各种信号状态和值可供选择。在8位加法器中，A、B均为8位数，可用计数值按钮设置其值。具体方法为：单击选中波形编辑窗口的信号名A，使之变成蓝色条，再单击工具中的“CountValue”按钮，出现如图8.2.19所示的“CountValue”对话框。在对话框中可设置计数方式、计数初值和计数步长，设置后按“确定”按钮。信号名B的设置方法与Count信号名A的设置方法相同。图8.2.18“EndTime”对话框图8.2.19“CountValue”对话框

5.保存波形文件

在QuartusⅡ的“File”菜单中选择“Save”，在弹出的“SaveAs”对话框中单击“OK”按钮，波形文件自动保存，文件名与设计文件同名，扩展名为.vwf。如果要更改波形文件名，

选择“SaveAs...”，然后输入文件名，点击“OK”按钮即可。

6.运行仿真器

仿真分为功能仿真和时序仿真两种，功能仿真只是简单地验证设计的逻辑原件和连线的正确性，不考虑信号传递的延时，但对一些复杂的设计需要考虑信号之间的延时，这时就要进行时序仿真。

1)功能仿真

在QuartusⅡ的“Assignments”菜单中选择“Setting...”，出现如图8.2.20所示的设置窗口，在窗口左边的列表中选择“SimulatorSettings”，在“Simulationmode”(仿真模式)列表中选择“Functional”，单击“OK”按钮即可进行功能仿真。图8.2.20设置窗口在进行功能仿真前，先要选择“Processing”菜单下的“GenerateFunctionalSimulationNetlist”，产生一个网表文件，然后在QuartusⅡ的“Processing”菜单中选择“StartSimulation”，或单击工具栏的“StartSimulation”命令按钮，即可显示功能仿真波形。8位加法器的仿真波形如图8.2.21所示，根据波形可以观察出设计结果正确。图8.2.218位加法器的功能仿真结果

2)时序仿真

在进行时序仿真时，在图8.2.20设置窗口中，将“Simulationmode”选择为“Timer”，然后在QuartusⅡ的“Processing”菜单中选择“StartSimulation”，或单击工具栏的“StartSimulation”命令按钮，即可显示时序仿真波形。8位加法器的时序仿真波形如图8.2.22所示，根据波形可以观察出设计结果。图8.2.228位加法器的时序仿真结果8.2.5引脚分配

工程编译、仿真都通过后，就可以将配置数据下载到应用系统进行验证。下载之前首先要进行引脚分配，保证设计的引脚与实际应用系统的引脚对应。

进行引脚分配时，选择“Assignments”菜单中的“Pins”，进入如图8.2.23所示的引脚分配界面。图中列出了8位加法器的所有输入输出引脚，在每个引脚的Location位置双击，输入或选择其对应的实际引脚即可。图8.2.23引脚分配界面

DE2-70开发板上有18个拨码开关，即SW0～SW17，可以选择SW7～SW0作为8位加法器一个加数的A［7］～A［0］，选择SW15～SW8作为另一个加数的B［7］～B［0］。DE2-70开发板上有18个红色的发光二极管，即LEDR17～LEDR0，可以选择LEDR7～LEDR0作为8位加法器和输出S的S［7］～S［0］，选择LEDR8作为进位输出C。完成引脚分配后，重新编译工程。在DE2-70开发板上，外部设备(如拨码开关、按钮开关、发光二极管、七段显示管、LCD等)与目标芯片的连接是固定的，设计验证时只能按照固定位置进行引脚分配。当一个设计完成后，以后的设计中可能会用到相同的引脚分配，QuartusⅡ允许用户以文件的形式导出或导入引脚分配，而不是每次都手工进行引脚分配。引脚分配文件是一种以逗号隔开的文件，后缀名为.csv，该文件可以用任何一种纯文本编辑器进行编辑，也可以用MicrosoftExcel打开和编辑。导出工程中引脚分配的过程是：选择“File”菜单中的“Export...”选项，出现如图8.2.24所示的界面，选择文件存放路径，并输入文件名，单击“Export”按钮即可导出引脚分配文件。图8.2.24引脚分配导出界面导入引脚分配文件的过程为：选择“Assignments”菜单下的“ImportAssignments”选项，出现如图8.2.25所示的界面，输入或选择引脚分配文件名，单击“OK”按钮，相同的引脚分配即可导入。图8.2.25引脚分配导入界面8.2.6下载验证

下载验证是指将编译形成的位流文件(.sof)直接下载到CycloneⅡFPGA芯片中，用以验证设计的正确性。

将位流文件下载到DE2-70开发板的CycloneⅡFPGA芯片的过程如下：

(1)确保DE2-70开发板已经供电。

(2)用随设备提供的