数字电子技术（第五版） 课件 第5章 时序逻辑电路

第5章时序逻辑电路所谓“分析”——

即找出给定时序电路的逻辑功能。同步时序电路分析的“核心”——

借助触发器的新状态（次态）表达式列出时序电路的状态转换表或画出状态转换图。一、同步时序逻辑电路的分析同步时序逻辑电路分析的一般步骤找方程画图表1、从给定的逻辑图中写出每个触发器的驱动方程；2、把得到的驱动方程代入相应触发器的特性方程，得出每个触发器的状态方程（组）；3、根据逻辑图写出电路的输出方程；4、列出该电路的状态转换表；5、根据状态表画出状态转换图（或时序图）；根据状态转换图、表描述电路的逻辑功能，并进行自启动验证。得结论6、必要时画出电路时序图（仿真或实验）；触发器驱动方程是什么方程？描述触发器输入与输出关系的方程A描述触发器输出与次态关系的方程B描述触发器驱动信号与输出关系的方程C描述触发器驱动信号与次态关系的方程D提交单选题1分【例1】分析图1所示的同步时序电路。其中FF1、FF2和FF3是下降沿触发的JK触发器，输入端悬空时相当于“1”。解：（1）由逻辑电路图得驱动方程：（2）将驱动方程代入特性方程得状态方程组：（3）由逻辑电路图得到电路输出方程如下：（4）列电路状态转换表如下（令电路初态为000）：Y00000100010100010011001110001001010101110011000011110001（5）画电路状态转换图如下：（6）画电路时序图如下：

功能描述：由上述图表分析可知，此电路为一个具有自启动能力的同步七进制加法计数器。【解毕】0000010100111001011101【例2】分析图2所示的同步时序电路。解：（1）由逻辑电路图得各触发器驱动方程：（2）将各触发器驱动方程代入其特性方程得状态方程组如下：（2）将各触发器驱动方程代入其特性方程得状态方程组如下：（3）由逻辑电路图得到电路输出方程如下：（4）列电路状态转换表如下（令电路初态为000）：Z00000100010100010101010101100111100110100110000001111111（5）画电路状态转换图如下：

功能描述：由上述图表分析可知，此电路为一个无自启动能力的同步模七计数器。【解毕】（6）时序图略。1、异步时序逻辑电路的特点◆所有触发器的CP端并没有完全连接在一起；◆不是所有触发器状态的变化都与外接时钟脉冲同步；◆有时钟信号的触发器才需要用特性方程计算次态，而没有时钟信号的触发器将保持原来的状态不变。二、异步时序逻辑电路的分析2、异步时序逻辑电路分析示例【例1】试分析如图1所示的异步时序电路的逻辑功能。其中输入端悬空当做“1”处理。解：（1）由逻辑电路图得到各触发器驱动方程如下：解：（1）由逻辑电路图得到各触发器驱动方程如下：（2）将各触发器驱动方程代入其特性方程得状态方程组如下：（3）由逻辑电路图得到电路输出方程如下：•cp3•cp2•cp1•cp0各CPi=1表示有时钟下降沿到来，CPi=0表示无时钟下降沿到来。（4）列电路状态转换表如下（令电路初态为0000）：Q3Q2Q1Q0cp3(Q0)cp2(Q1)cp1(Q0)cp0Z00000000000010001000101011000110001001001

1

110010100010011010110011100010100011110100100011000010110101000000101100011010011110………•cp3•cp2•cp1•cp0（5）画电路状态转换图如下：（6）时序图略。

功能描述：由上述图表分析可知，此电路为一个具有自启动能力的异步十进制（模10）加法计数器。【解毕】3、

同步、异步时序逻辑电路分析异同

同：均先依据电路图得到电路描述的三大方程，即驱动（激励）方程、状态方程（组）、输出方程，然后依据三大方程得出描述电路逻辑功能的三大图表（通常时序图为实验或仿真条件下的观察图像，分析时可略），最后依据图表描述电路的逻辑功能。

异：异步时序逻辑电路分析时，还需考虑各触发器的时钟信号，当某触发器时钟有效信号到来时，该触发器状态按状态方程进行改变，而无时钟有效信号到来时，该触发器状态将保持原有的状态不变。◆所谓时序逻辑电路设计，即要求设计者根据给出的具体逻辑问题，求出实现这一逻辑功能的逻辑电路。◆时序逻辑电路设计的分类：分类时钟统一是同步时序逻辑电路设计否异步时序逻辑电路设计一、基于SSIC的同步时序逻辑电路设计1、知识概要◆时序逻辑电路设计的原则：最简原则SSIM/LSI所用触发器和门电路的数目最少，且其输入端数目也最少。使用的集成电路数目最少，种类最少，相互间的连线也最少。2、

设计举例【例1】试设计一个串行数据检测器。对它的要求是：连续输入三个或三个以上的‘1’时输出为‘1’，其它情况输出为‘0’(试用上边沿JK-FF完成设计)。图1【例1】总体设计效果示意图【分析】所设计电路的时序图应如下图所示：图2【例1】设计要求时序分析（一）步骤一：逻辑抽象（1）分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数；（2）定义输入、输出逻辑状态和每个变量的含意，并将电路状态顺序编号；（3）按照题意列出电路的原始状态转换表或画出原始状态转换图。目的——得出电路的原始状态转换图或状态转换表。全3、

设计步骤解：（一）逻辑抽象

依题意：令输入数据为输入变量，用X表示；

令检测结果为输出变量，用Y表示；

设电路在没有输入‘1’以前的状态为S0；输入1个‘1’后电路转入S1状态；连续输入2个‘1’后电路转入S2状态；连续输入3个或3个以上‘1’以后电路转入S3状态。则可得电路的原始状态转换表及状态转换图为：图3【例1】的原始状态转换图表1【例1】的原始状态转换表（二）步骤二：状态化简表2表3下表中，A、B、C、D、E代表五种不同电路状态。“次态循环”“次态相同”“次态交错”

若两状态在相同输入条件下对应的输出完全相同且其次态属于下列三种情况之一者，即为等价（效）状态：

◆次态“完全相同”；◆次态形成“交错状态”；◆次态构成“循环”情况。目的——合并等价（效）状态，减少状态数。定义：简【例1】简化后的状态转换表及状态转换图为：解:（二）状态化简图4【例1】的最简状态转换图表4【例1】的最简状态转换表状态化简的主要目的是什么？减少电路的复杂度A增加电路的稳定度B提高电路的工作频率C减少电路的功耗D提交单选题1分【例1】试设计一个串行数据检测器。对它的要求是：连续输入三个或三个以上的‘1’时输出为‘1’，其它情况输出为‘0’(试用上边沿JK-FF完成设计)。内容回顾1、逻辑抽象：原始的状态转换表或原始的状态转换图2、状态化简：最简的状态转换表或状态转换图（三）步骤三：状态编码（分配）

状态分配步骤：（1）需要确定触发器的数目N;

（2）要给每个电路状态（共M个）规定对应的触发器状态组合，每组触发器的状态组合都是一组二值代码。

编码方案的选择直接影响电路的复杂程度；对异步时序电路而言，有时还会产生竞争—冒险现象。000111100110巧状态分配的一般原则——

“相邻分配”：①②③

∵状态数M=3，∴触发器数目N=2。解:（三）状态编码S0=’00’S1=’01’S2=’10’’11’即为约束项令：图5【例1】的最简状态转换图【例1】中，依据原则①进行状态编码，则可分配如下：

思考：其余选码方式？0001111000101101001101100100111001101100100100111101001011100001（四）步骤四：选定触发器类型，求解电路的三大方程解:（四）依题意，选用上边沿JK-FF。74HC112图6边沿型JF-FF的逻辑符号及芯片实物图宜解:（四）确定电路的状态方程:图7(a)【例1】状态方程求解过程00x001x1S0=00S1=01S2=10图7(b)【例1】状态方程求解过程00x010x0图7(c)【例1】输出方程求解过程00x000x1即可得电路的状态方程如下：∵JK-FF的特性方程为：∴各JK-FF的驱动方程为：同时可得电路的输出方程如下：（五）步骤五：画出逻辑电路设计图（六）步骤六：验证功能，并进行自启动检查图9【例1】功能验证的完整状态转换表方法二：仿真验证-功能000101110000110图10【例1】Foundation功能验证T=20ns图12【例1】Foundation时序验证至此逻辑设计完毕。同步时序逻辑电路的一般设计流程：图11同步时序逻辑电路的设计过程示意图“简”“宜”“全”“巧”◆工作频率范围较宽；◆工作稳定，不易产生竞争－冒险；◆所设计的电路一般较异步时序逻辑电路复杂。

总之，在设计稳定性和工作频率要求较高的中大规模时序系统时一般采用同步时序电路来设计。4、

同步时序逻辑电路的特点★异步时序逻辑电路与同步时序逻辑电路的设计过程会有怎样的联系与区别？

思考★时序逻辑电路设计时的自启动检查放在设计的最后进行是否合理？1、

计数器的相关定义◆计数器（Counter）是数字设备的基本逻辑部件，其主要功能是记录输入脉冲的个数。要求所记录的脉冲一定要“完整”。◆计数器所能记忆的最大脉冲个数称作该计数器的“模”，或者可以说是计数器所能表示的状态总数。模N的计数器即N进制计数器。◆计数器所能记录的最大数值称为计数器的计数长度。一、计数器概述

计数器可以应用在：计算机的时序发生器、时间分配器、分频器、程序计数器、指令计数器等场所；另外，数字化仪表的压力、时间、温度等物理量的A/D、D/A转换也都要通过脉冲计数来实现。2、计数器应用3、

计数器分类按工作方式同步计数器(SynchronousCounter)异步计数器(AsynchronousCounter)按计数容量二进制计数器(BinaryCounter)十进制计数器(DecCounter)任意进制计数器(DiscretionalCounter)按功能加法计数器(UpCounter)减法计数器(DownCounter)可逆计数器(Up/DownCounter)1、异步二进制加法计数器原理分析：

按照二进制加法计数器规则：若低位是0，则再记入1时低位应变1；若低位已经是1，则再记入1时低位应变0，同时向高位产生进位信号，使高位翻转一次。二、异步计数器的工作原理用T’触发器构成异步二进制加法计数器应最简单。【例1】以下降沿触发的3位异步二进制加法计数器为例，其逻辑图如图1所示。图13位异步二进制加法计数器图23位异步二进制加法计数器时序图

【例2】试用D-FF构成上升沿触发的4位二进制异步加法计数器。图3上升沿动作的4位异步二进制加法计数器电路图【例3】试用JK-FF构成下降沿触发的4位二进制异步加法计数器。图4下降沿动作的4位二进制异步加法计数器电路图Q3Q2Q1Q0cp0图5下降沿动作的4位异步二进制加法计数器时序图

相对于的频率而言，各级输出依次称为二分频、四分频、八分频、十六分频。计数器中能计到的最大数称为计数长度，n位二进制计数器的计数长度为，而称计数器的状态总数为计数器的模（也称进制）。思考：计数器与分频器有何联系与区别？重要定义2、

异步二进制减法计数器

二进制减法计数器规则：若低位是1，则再输入一个减法计数脉冲后应翻成0；若低位已经是0，则再输入一个减法计数脉冲后应翻成1，同时向高位发出借位信号，使高位翻转。原理分析：【例4】下降沿动作的3位二进制减法计数器原理图如图6所示：

若将T’触发器之间按二进制减法计数规则连接，就得到二进制减法计数器。图6下降沿动作的3位异步二进制减法计数器电路图图7下降沿动作的3位异步二进制减法计数器时序图

图8上升沿动作的3位异步二进制减法计数器电路图

用T’触发器构成不同有效沿的异步二进制加/减法计数器的各级时钟选取规则是：

上/下沿加/减法下降沿动作上升沿动作加法计数器减法计数器小结

测试题1：异步十进制计数器的特点是什么？结构复杂，速度受限A无竞争-冒险现象B结构简单，速度受限C无进位信号D提交单选题1分3、

异步十进制计数器

典型的异步十进制加法计数器电路图如图9所示：图9异步十进制加法计数器电路图若加入若干级非门延迟10110000图10异步十进制加法计数器状态转换图竞争－冒险

异步计数器——

优点：结构简单，用T’触发器构成二进制计数器可不附加任何其它电路；

缺点：进（错）位信号逐级传递，计数器速度受到限制，频率不能太高；在电路状态译码时也存在竞争－冒险现象。小结1、同步二进制加法计数器原理分析：

用T-FF较为方便。一般用JK-FF作T-FF。

按照二进制加法计数器规则：若低位是0，则再记入1时仅低位变1，其余位保持不变；若低位已经是1，则再记入1时低位应变0，同时向高位产生进位信号，使高位翻转一次。三、同步计数器的工作原理表14位同步二进制加法计数器电路的状态转换表下面结合4位同步二进制加法计数器分析其原理：74LS161原理图

图24位同步二进制加法计数器状态转换图和时序图2、同步二进制减法计数器原理分析：

二进制减法计数器规则：若低位是1，则再输入一个减法计数脉冲后仅低位翻成0，其余位保持不变；若低位已经是0，则再输入一个减法计数脉冲后应翻成1，同时向高位发出错位信号，使高位翻转。

同理，用T触发器实现同步二进制减法器最为简单。下面结合4位同步二进制减法计数器分析其原理：

74LS191原理图图44位同步二进制可逆计数器电路图3、同步十进制计数器以8421码同步十进制计数器为例进行分析（从设计的角度来分析）00000000表28421码同步十进制计数器电路的状态转换表74LS160原理图图58421码同步十进制计数器电路逻辑图同步计数器——

优点：时钟CP同时触发计数器中的全部触发器，所以一般不存在竞争-冒险现象，同时工作速度快，工作效率高；

缺点：电路结构相对复杂。小结

随着现代科学技术的迅猛发展，数字技术也在不断地更新变化。新器件、新应用层出不穷，打破了早期利用小规模集成电路进行数字设计的传统模式，进而转向利用中、大规模甚至超大规模集成电路进行逻辑设计的新模式。因此，作为数字系统中经常用于计数、分频、定时或产生节拍脉冲及序列信号的一种典型时序逻辑器件，计数器（Counter）早已形成了大量实用的MSI集成定型产品。四、MSI集成计数器下表比较了几种常用的MSI集成计数器的主要功能：型号主要功能74161“异步清零”，“同步置数”的同步模16加法计数器74163“同步清零”，其余同7416174LS191可“异步置数”的单时钟同步16进制加/减计数器74LS193可“异步清零”，“异步置数”的双时钟同步16进制加/减计数器74160同步模10计数器，其余同7416174190同步10进制计数器，其余同7419174192模10同步可逆计数器，其余同7419354/74LS196可“异步清零”，“同步置数”的二－五－十进制同步计数器74LS290二－五－十进制异步计数器1、MSI同步计数器74161的功能及应用◆74161的惯用逻辑符号及功能表图174161的惯用逻辑符号表174161的功能表CPETEP功能φLφφφ清零↑HLφφ置数φHHLφ保持(但CO=0)φHHHL保持↑HHHH模16加法计数异步清零同步置数◆74161的应用举例：【例1】试用74161构成模256同步加法计数器。

解：1111XXXX1XXXX1

CP并行进位【例2】试用74161实现模10加法计数。

解：共有3种解法：①置数归0法：②预置补数法：③反馈清零法：图8【例2】状态转换图图9【例2】时序图测试题2：下列电路构成了（）进制计数器。671016ABCD提交单选题2分图1074290的惯用逻辑符号表274290的功能表◆惯用逻辑符号及功能表：2、二－五－十进制异步计数器74290的功能及应用异步置9异步清零◆74290应用举例：【例1】试用74290实现以下几种形式的计数器。1、实现模2计数2、实现模5计数3、实现8421模10

4、实现5421模10计数图1174290模2计数图1274290模5计数图1474290-5421模10计数图1374290-8421模10计数5、实现任意进制计数借助R0(1)和R0(2)的“异步清0”功能或S9(1)和S9(2)的“异步置9”功能，可实现任意进制计数。【例2】试用74290实现模7计数。图1574290模7计数【例3】试用几片74290级联以扩大计数器的规模：

1、实现模46计数电路图1674290级联实现模46计数串行进位moduleUpdowncount#(parametern=4)(inputLoad,Up_down,En,CP,

input[n-1:0]D,

outputreg[n-1:0]Q);

integerdirection;always@(posedgeCP)

begin

if(Up_down)direction<=1;

elsedirection<=-1;

if(Load)

Q<=D;//同步置数elseif(En)

Q<=Q+direction;

elseQ<=Q;//输出保持不变endendmodule1、试说明下列程序所完成的逻辑功能具有同步置数功能的n位可逆计数器，并且具有保持计数值不变的功能。五、计数器行为级建模课后练习：假设有一个100MHz的脉冲信号源，试用VerilogHDL设计一个分频电路。要求：输出信号频率为1Hz，占空比为50%。

功能：用于寄存一组二值代码,N个触发器组成的寄存器可以存储一组N位的二值代码。组成：由具有存储功能的触发器构成。另外，寄存器还应有执行数据接收和清除命令的控制电路，一般由门电路构成。按接收数码的方式不同，寄存器有双拍工作方式和单拍工作方式两种。一、寄存器工作原理1、两种不同工作方式寄存器图1寄存器双拍工作方式示意图图2寄存器单拍工作方式示意图2、两种不同工作方式寄存器性能对比工作方式特点双拍工作方式单拍工作方式优点电路简单电路工作速度较快缺点每次接收数据必须给两个控制脉冲，限制了电路的工作速度电路相对较复杂

移位寄存器除了具有存储代码的功能，还具有移位功能，即将存储在寄存器中的代码在CP作用下进行左移或右移。应用范围：寄存代码、实现数据的串行－并行转换、数值运算以及数据处理等。二、移位寄存器工作原理1、

单向移位寄存器（1）右移移位寄存器如图分析可知：总效果相当于每来一个CP移位寄存器中原有的代码依次右移了一位。解：0110

1011

0

101

1

0

10

1

1

0

1【例1】若，而在4个CP内输入的代码依次为1011，试分析右移情况。（2）左移移位寄存器如图分析可知：总效果相当于每来一个CP移位寄存器中原有的代码依次左移了一位。

解：10010010010

010

0

1

0

0

1

1以下哪些功能通常会在中规模移位寄存器集成电路上附加？数据并行输入A保持功能B异步置零（复位）C乘法运算D提交多选题1分2、

双向移位寄存器

为便于扩展逻辑功能和增加使用的灵活性，在单向移位寄存器基础上，增加由门电路组成的控制电路，便可构成双向移位寄存器。

目前，在定型生产的中规模移位寄存器集成电路上除了附加左、右移控制，一般还附有数据并行输入、保持、异步置零（复位）等功能。双向移位寄存器逻辑图示例1、

寄存器和移位寄存器相关概念◆在数字电路中，将一组二值代码暂时存储起来的逻辑电路统称为寄存器。◆寄存器存入数码的方式和取出数码的方式均有并行方式和串行方式两种。输入、输出都为并行方式的寄存器一般称之为数码寄存器或静态寄存器。◆除并入-并出寄存器外，其它三种输入输出形式的寄存器，即串入-并出、并入-串出和串入-串出的寄存器均称为移位寄存器。三、MSI寄存器及其应用2、MSI移位寄存器分类左移右移双向移位串入/串出串入/并出并入/串出移位方向输入/输出综合功能分类异步清零、同步置数、状态保持等3、多功能集成寄存器-74194（1）74194的功能图174194惯用逻辑符号表174194工作方式控制表74194是带“异步清零”功能CP上升沿触发的四位并行双向移位寄存器。表274194功能表（2）74194应用示例【例1】74194实现左移、右移和并入置数的电路：图274194分别实现左移、右移和并入功能【例2】容量扩展：试用两片74194构成8位移位寄存器。1、MSI移位寄存器应用示例【例1】试画出如图所示逻辑电路的输出波形（Q0～Q3)，并分析该电路的功能。四、移位寄存器型计数器

在某些移位寄存器构成的电路中，可以用电路不同的状态表示输入时钟信号CP的数目，即可对CP进行计数，这样的电路叫做移位寄存器型计数器。移位寄存器型计数器的结构一般由移位寄存器和反馈逻辑电路两部分构成，其中，移位寄存器的基本单元可以是D-FF或JK-FF等，但一般选用D-FF。依据反馈电路形式的不同，计数器的形式和特点也不同。目前，最常用的有环形计数器和扭环形计数器。2、移位寄存器型计数器3、

移位寄存器型计数器的一般结构形式其中反馈电路函数形式可写成：以下哪些是4位环形计数器的特点？结构简单A无法自启动B状态利用率高C有过多浪费D提交多选题1分◆4位环形计数器图2四位环形计数器电路图图3四位环形计数器状态转换图若，则状态转换图如下：思考：自启动设计？【例2】试用74194构建4位环形计数器。图5时序图图4状态转换图电路及等效图:图74位扭环形计数器状态转换图若，则状态转换图如下：思考：自启动设计？◆4位扭环形计数器（约翰逊计数器）图64位扭环形计数器电路图图9状态转换图【例3】试用74194构建4位扭环形计数器。【例4】试用74194构成模12的扭环形计数器（令初态为000000）图11状态转换图4、环形计数器和扭环形计数器特点

性能计数器计数长度有效状态个数状态浪费个数是否会产生竞争－冒险现象环形计数器N有可能扭环形计数器2N不可能◆电路结构极其简单；◆均无法自启动；◆状态利用率都比较低，有过多浪费，如下表所示：1、n位数据寄存器五、寄存器和移位寄存器行为级描述moduleRegN(D,CP,CLR,Q);

parametern=16;input[n-1:0]D;

inputCP,CLR;

outputreg[n-1:0]Q;

always@(posedgeCP,negedgeCLR)

if(!CLR)Q<=0;

elseQ<=D;endmodule2、4位右移移位寄存器moduleShift4(Data,Load,CP,Dsr,Q);input[3:0]Data;

inputLoad,CP,Dsr;

outputreg[3:0]Q;

always@(posedgeCP)

if(Load)Q<=Data;

elsebeginQ[0]<=Dsr;Q[1]<=Q[0];Q[2]<=Q[1];Q[3]<=Q[2];endendmodule本讲小结◆寄存器和移位寄存器的相关概念★寄存器也称锁存器，是计算机和数字系统中用于存储二进制代码等运算数据的一种常用的时序逻辑器件。★仅有并行输入、输出数据功能的寄存器称为数码寄存器；具有串行输入、输出数据功能的，或者同时具有串行和并行输入、输出数据功能的寄存器称为移位寄存器。★移位寄存器依据存入数据的移动方向，可分为左移、右移移位寄存器和同时具有左右移功能的双向（或可逆）寄存器。◆中规模集成寄存器

触发器组是集成寄存器的核心组成部分，此外，通常还有由门电路组成的控制电路，用于控制集成寄存器的“接收”、“清零”、“保持”、“输出”等功能。表1几种集成寄存器的基本逻辑功能型号基本逻辑功能清零方式74HLS754位双稳态D型寄存器无74LS1008位双稳态D型寄存器无74LS116双4位双稳态D型寄存器异步（低电平）74LS3638位寄存器（三态输出）无74LS5338位寄存器（三态输出，反相）无74LS5638位寄存器（三态输出，反相）无◆中规模集成移位寄存器

移位寄存器不仅具有存储二进制代码的功能，而且具有将存储在寄存器内的数据进行左右移的功能，中规模集成移位寄存器通常还具有“清零”、“保持”、“置数”等功能。表2几种集成移位寄存器的基本逻辑功能型号基本逻辑功能清零方式控制工作方式74LS1648位右移移位寄存器（串入并出）异步（低电平）高（右移位）74LS1658位右移移位寄存器（串并入反相串出）无高（右移位）（低）置数74LS67416位串（I/O口）、并入串出（I/O口）右移移位寄存器无高（保持）低（移位）74LS1944位双向并行移位寄存器异步（低电平）00:保持，01:右移，10:左移,11:置数寄存器存储N位二进制代码需要几个触发器？N/2个AN个B2N个CN*2个D提交单选题1分◆寄存器和移位寄存器的应用★寄存器是仅用于存储二进制代码的逻辑部件，要存储N位二进制代码，需用触发器个数为N。★移位寄存器不仅具有存储二进制代码的功能，而且具有将存储在寄存器内的数据进行左右移的功能，移位寄存器除了实现数据串行-并行转换之外，还可以实现数值算术和数据处理；也可以构成环形计数器、扭环形计数器、序列信号发生器和顺序脉冲发生器等。分析如图所示电路的逻辑功能。4位环形计数器4位扭环形计数器模8的计数器模4的计数器ABCD提交D0D1D2D3Q0Q1Q2Q3CPDSRDSLM1M0CR74194CPφφφφφ01多选题1分

在一些数字系统中，有时要求系统的控制部分能给出一组在时间上有一定先后顺序的脉冲信号，再用这组脉冲形成所需要的各种控制信号。一、顺序脉冲发生器

在一些数字系统中，有时要求系统的控制部分能给出一组在时间上有一定先后顺序的脉冲信号，再用这组脉冲形成所需要的各种控制信号。☼☼☼☼1、顺序（节拍）脉冲发生器特点

★顺序脉冲发生器也称为节拍脉冲发生器或脉冲分配器，其功能是把输入的脉冲序列变换成一组在时间上顺序出现的脉冲。

★顺序脉冲发生器在计算机和其它许多数字系统中都有较广泛的应用，如CPU中指令节拍发生器，多点参数巡检的通道切换控制信号等。2、顺序（节拍）脉冲发生器设计

例：当环形计数器工作在每个状态只有一个1（或0）的循环状态时，它就是一个顺序脉冲发生器。（一）当顺序脉冲数较少时，可以用移位寄存器构成。优点：电路结构比较简单，不必附加译码电路。缺点：使用触发器的数目比较多，状态利用率低，同时还必须采用能自启动的反馈逻辑电路。FF0FF1FF2CPQ0Q1Q2P0P1P2P3P4P5P6P7（二）当顺序脉冲数较多时，可以用计数器和译码器组合成顺序脉冲发生器。图1用计数器和译码器组成的顺序脉冲发生器电路图计数器译码器

缺点：由于使用了异步计数器，在电路状态转换时三个触发器翻转时有先有后，因此当两个以上触发器状态同时改变时可能会发生竞争－冒险现象，而有可能在译码器的输出端出现尖峰脉冲。如波形图所示：图2用计数器和译码器组成的顺序脉冲发生器波形图001→000→010◆改进方案一：

★在译码输出端接入滤波电容优点：简单易行；缺点：增加输出电压波形的上升时间和下降时间，使波形变坏。P0P1P2选通脉冲在时序逻辑电路中的作用是什么？提高电路的工作频率A消除竞争-冒险尖峰现象B增加电路的功耗C减少电路的输出信号D提交单选题1分图3用中规模集成电路加选通脉冲构成的顺序脉冲发生器◆改进方案二：★引入选通脉冲：选通脉冲的有效时间应与触发器的翻转时间错开。图4用中规模集成电路加选通脉冲构成的顺序脉冲发生器波形图优点：有效的消除了竞争－冒险尖峰现象；缺点：对选通脉冲要求较高，正常的输出信号亦变成脉冲信号，且其宽度与选通脉冲宽度相同。Q0Q1Q2Q3D0D1D2D3CETEPCP异步计数器CP11A0A1A2S174LS138

◆改进方案三：★修改逻辑设计在此，可将计数器改成扭环形计数器。如图所示：图5用扭环形计数器组成的顺序脉冲发生器FF0FF1FF2CPQ0Q1Q2计数器Q3FF3译码器P0P1P2P3P4P5P6P7思考题：

上述改进方案三中，译码电路如何设计？方法不限

在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。通常把这种串行数字信号叫做序列信号，产生序列信号的电路称为序列信号发生器。例：1、序列信号发生器特点二、序列信号发生器（一）用计数器和数据选择器