《数字技术基础》课件-数字技术基础第七章

数字技术基础第七章时序电路板块时序电路

内容简介第七章时序电路

逻辑电路工作原理逻辑符号脉冲波形真值表时序电路概述寄存器同步计数器异步计数器章节第一节时序电路概述第二节寄存器第三节同步计数器第四节异步计数器第七章时序电路

第七章时序电路

第一节时序电路概述在数字系统中，如果一个数字逻辑电路在某一时刻的输出不仅取决于同一时刻该电路的输入，而且还与它过去的状态（以前的输入、输出信号）有关，那么这个电路就被称为时序逻辑电路，简称为时序电路。最典型的时序电路就是计数器和寄存器。它们的应用非常广泛。

概述时序逻辑电路的特点任意时刻的输出不仅取决于该时刻的输入，而且还和电路过去的状态有关。而前面学过的组合逻辑电路的特点是其任意时刻的输出状态仅取决于该时刻的输入状态。组合逻辑电路基本单元是门电路，没有记忆功能；时序逻辑电路基本单元是触发器，有记忆功能。第一节时序电路概述第一节时序电路概述时序电路的结构逻辑功能描述时序电路结构框图如图7-1所示。包括组合逻辑电路和具有记忆功能的存储电路。

A1…An是外输入信号；

F1…Fm是外输出信号；

W1…Wk是存储电路的控制输入；

Y1…YJ是内部状态变量，即存储电路的输出状态，也就是一般所说的时序逻辑电路的状态。图7-1时序电路结构框图第一节时序电路概述按照结构图，我们可以列出三组方程来描述时序电路：

设tn+1，tn分别为相邻的两个离散的时间瞬间，则有矢量F(tn)是A(tn)、Y(tn)的函数，称为输出方程。矢量W(tn)是A(tn)、Y(tn)的函数，称为驱动方程。矢量Y(tn+1)是W(tn)、Y(tn)的函数，称为状态方程。由此可见，时序电路的输出值不仅和电路现时的输入值有关，而且同电路过去各时刻的输入信号有关，即与时间因素有关。第一节时序电路概述分析时序电路的目的是确定已知电路的逻辑功能和工作特点。具体步骤如下：①根据给定的时序电路，写出相关驱动方程和输出方程。并经化简后得到最简函数式。②确定各个触发器的状态方程。把驱动方程代入触发器的特性方程，就得到状态方程。③求出对应状态值。列状态转换真值表、画状态图和时序图。④归纳上述分析结果，确定时序电路的逻辑功能。

时序电路分析方法第一节时序电路概述例7-1分析如图7-2所示的时序电路的逻辑功能。

时序电路的分析举例图7-2时序电路第一节时序电路概述解：首先写相关方程式。①时钟方程：②驱动方程：③输出方程：其次求各个触发器的状态方程。J-K触发器特性方程为：将对应驱动方程分别代入特性方程，进行化简变换可得状态方程：第一节时序电路概述然后求出对应状态值。①列状态表：列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程，求得相应的触发器次态及输出，具体如表7-1所示。Z00010011001011111000第一节时序电路概述表7-1状态表②画状态图如图7-3(a)所示，画时序图如图7-3(b)所示。(a)状态图(b)时序图图7-3时序电路对应的状态图和时序图第一节时序电路概述第一节时序电路概述最后归纳上述分析结果，确定该时序电路的逻辑功能是带进位输出的同步四进制加法计数器。例7-2对图7-4所示的电路进行时序电路分析。

例题第一节时序电路概述图7-4简单时序电路解：根据电路图列出电路的激励方程为：

电路的特征方程为：

电路的输出方程为：

第一节时序电路概述根据相关方程式画出波形图如图7-5所示。图7-5波形图第一节时序电路概述按触发脉冲输入方式的不同，时序电路可分为同步时序电路和异步时序电路。同步时序电路是指各触发器状态的变化受同一个时钟脉冲控制；而在异步时序电路中，各触发器状态的变化不受同一个时钟脉冲控制。第一节时序电路概述第二节寄存器

第二节寄存器寄存器是在数字系统中用来存放二进制数据或运算结果的一种常用的逻辑部件，所以它经常被称作中间存储器。寄存器除了具有接收数据、保存数据和传送数据等基本功能外，还具有左、右移位，串、并输入，串、并输出以及预置、清零等各种功能，从而构成多功能寄存器。第二节寄存器能够存放二进制代码的电路称为数码寄存器。按照接收数码的方式可以分为单拍式和双拍式两种。单拍式：接收数据后直接把触发器置为相应的数据，不考虑初态。双拍式：接收数据之前，先清零，第二拍把触发器置为接收的数据。逻辑电路如图7-7所示。

数码寄存器第二节寄存器如图7-6所示，当CP的高电平来临时，加在D端的输入数据D1~D4就并行存入寄存器。因为输入数据加于触发器的D端，数码若为“1”，D也为“1”。由D触发器的真值表可知，CP作用后，D触发器的输出端Qn+1=Dn=1；若输入数码为“0”，Qn+1=Dn=0。可见，不管各位触发器的原状态如何，在CP脉冲作用后，输入数码D1~D4就存入寄存器，而不需要预先“清零”。单拍式数码寄存器图7-6单拍式数码寄存器第二节寄存器图7-7双拍式数码寄存器第二节寄存器第二节寄存器移位寄存器具有数码寄存和移位两个功能。在移位脉冲的作用下，数码若向左移一位，则称为左移；反之称为右移。移位寄存器只有向一个方向移位功能的称为单向移位寄存器，既可向左移也可向右移的称为双向移位寄存器。

移位寄存器第二节寄存器逻辑电路如图7-8所示。D触发器组成的移位寄存器图7-8D触发器组成的单向移位寄存器逻辑电路工作原理如下。这是一个具有串行数据输入端和并行数据输出端的简单移位寄存器。它使用D触发器来实现，它是一个同步电路，也就是说，所有的触发器均在一个脉冲边沿同时读前一个触发器的信息。移位寄存器的每一位也是由触发器组成的，但由于它需要有移位功能，所以每位触发器的输出端与下一位触发器的数据输入端相连接，所有触发器共用一个时钟脉冲，使它们同步工作。第二节寄存器在移位的过程中，移出方向端口处触发器的数据将移出寄存器，称为串行输出，简称串出；在寄存器另一端口处的触发器将有数据移入寄存器，称为串行输入，简称串入。如果连续来几个时钟脉冲，寄存器中的数据就会从串行输出端一个一个送出，这样可以将寄存器中的数据取出，同时有新的数据从串入端一个一个进入寄存器。从寄存器中取出数据还有另一种方式，就是从每位触发器的输出端引出，这种输出方式称并行输出，简称并出，同理送入数据有并入的方式。第二节寄存器逻辑符号如图7-9所示。图7-9单向移位寄存器逻辑符号第二节寄存器脉冲波形如图7-10所示。图7-10单向移位寄存器脉冲波形图第二节寄存器第二节寄存器逻辑电路如图7-11所示。双向移位寄存器图7-11双向移位寄存器逻辑电路工作原理如下。此电路原理同简单的移位寄存器，只是附加了左移输入端，这样可以进行双向移位。第二节寄存器逻辑符号如图7-12所示。图7-12双向移位寄存器逻辑符号第二节寄存器

第三节同步计数器计数器是一种记忆加在输入端上的时钟脉冲个数的时序电路，它是由不同的触发器连接而成的，通过触发器输入端的控制和触发器的相互连接，可以构成各种不同的计数器。时序电路中包含的触发器的所有的时钟脉冲输入端均同时由一个时钟脉冲信号触发，整个网络的开关时间相当于一个触发器的开关时间，这种计数器称为同步计数器。第三节同步计数器第三节同步计数器

同步计数器的设计由电路得到真值表和时序图由真值表得到逻辑功能表达式由逻辑表达式设计电路由电路得到真值表和时序图实验：根据图7-13安装电路，借助一个无振动的按键（常开触点）多次发出节拍，并通过发光二极管观察输出端Q1和Q2。结果：发光二极管相应于二进制码的时钟脉冲发光，实现了0~3的计数。图7-130~3二进制计数器第三节同步计数器如表7-2所示，因为计数器具有0、1、2、3四个状态。所以这个二进制计数器的真值表有四行。真值表分为两个区域，这些区域说明计数器在时间点tn和tn+1时，即在时钟脉冲到来的前后电路的状态。q1n是输出端Q1在时间点tn的值，q1n+1是输出端Q1在时间点tn+1的值。如在时间点tn输出端Q1和Q2具有0值，在时钟脉冲之后输出端Q1具有1，而输出端Q2继续为0。这个值对于下一个时钟脉冲来说相应于时间点tn，所以它在这个时间区域进位。而根据真值表可以得到时序图，如图7-14所示。第三节同步计数器表7-20~3二进制计数器真值表时间点tn时间点tn+1q2nq1nq2n+1q1n+10001011010111100第三节同步计数器图7-140~3二进制计数器时序图第三节同步计数器对于一个同步计数器所需的同步触发器数量可以由电路状态得到。一个触发器具有21=2的状态，两个触发器具有22=4的状态，三个触发器具有23=8的状态，最常见的是具有四个触发器的计数器。四个触发器的计数器具有24=16的状态，可以从0到15计数。一个计数器所需的触发器个数x应满足：2x≥n，式中n为计数器的模，它表示该计数器一共有n种输出状态，故图7-13电路也可称其为模4加1计数器，当n＜2x时，那些缺省的输出组合可用任意项来表示。第三节同步计数器由真值表得到逻辑功能表达式由真值表可以求得时序电路的逻辑表达式。逻辑表达式由其所具有的触发器的数量相同的开关代数方程式构成。所以对于电路的每个触发器均根据真值表制作一个在时间点tn+1的卡诺图。借助于每个卡诺图可以只做一个开关代数方程式。方程式的输出变量是时间点tn+1的信号，它位于等号左面，时间点tn的信号是等号右面的变量。第三节同步计数器例题例7-3借助卡诺图制作根据表7-2所示真值表显示的逻辑表达式。解：首先根据真值表制作卡诺图，如图7-15所示。q2n+1q1n+1图7-15图7-13的卡诺图第三节同步计数器由卡诺图写出逻辑表达式为第三节同步计数器由逻辑表达式设计电路如果知道了一个时序电路的逻辑表达式，那么就可以由此实现电路。同步计数器的逻辑表达式必须具有下列被称作特征方程的形式：因子g11n、g21n、g31n、g41n…以及g12n、g22n、g32n、g42n…给出了J-K触发器J输入端和K输入端的输入函数。在同步计数器中大多选择时钟脉冲边沿触发的J-K触发器或者主从式J-K触发器。第三节同步计数器同步计数器设计步骤为：①求得电路需要的触发器数量。②设计计数器真值表。③制作卡诺图。④求得计数器的逻辑表达式。⑤构成计数器电路。第三节同步计数器第三节同步计数器

同步计数器的分析一个同步工作的二进制加法计数器中各个触发器的时钟脉冲输入端接同一个计数脉冲，而各个触发器的J和K输入端是直接或者通过一个与门相互连接的，如图7-16所示。图7-16四位同步二进制加法计数器电路第三节同步计数器我们可以看到各触发器的驱动方程分别为

J0=K0=1,

J1=K1=Q0,

J2=K2=Q0Q1,

J3=K3=Q0Q1Q2。根据同步时序电路的分析方法，可得到该电路的状态表，如表7-3所示。第三节同步计数器表7-3图7-16电路的状态表计数脉冲CP的顺序电路状态等效十进制数Q3Q2Q1Q00000001000112001023001134010045010156011067011178100089100191010101011101111121100121311011314111014151111151600000第三节同步计数器图7-17是图7-16电路的时序图，其中虚线是考虑触发器的传输延迟时间T后的波形。图7-17图7-16电路的时序图第三节同步计数器由上图可知，在同步计数器中，由于计数脉冲CP同时作用于各个触发器，所有触发器的翻转是同时进行的，都比计数脉冲CP的作用时间滞后一个T，因此其工作速度一般要比异步计数器高。第三节同步计数器同步计数器平行工作，所有的时钟脉冲输入端同时被触发，所以总的信号传输时间等于一个触发器的传输时间，如图7-18所示，即：T总=T触发器×1图7-18四位同步二进制加法计数器电路的信号传输时间第三节同步计数器四位同步二进制减法计数器逻辑电路如图7-19所示。它的分析方法与加法计数器相同。图7-19四位同步二进制减法计数器逻辑电路第三节同步计数器四位同步二进制减法计数器的各个触发器的时钟脉冲输入端也是接同一个计数脉冲。但各个触发器的J和K输入端是直接或者通过一个与门相互连接的。我们可以看到各触发器的驱动方程分别为根据同步时序电路的分析方法，可得到该电路的状态表，如表7-4所示。第三节同步计数器表7-4图7-19电路的状态表计数脉冲CP的顺序电路状态等效十进制数Q3Q2Q1Q00000001111115211101431101134110012510111161010107100198100089011171001106110101512010041300113140010215000111600000第三节同步计数器图7-20是图7-19电路的时序图，其中虚线是考虑触发器的传输延迟时间T后的波形。图7-20图7-19电路的时序图第三节同步计数器第四节异步计数器

第四节异步计数器

异步计数器通过时钟脉冲的触发方式区别于同步计数器。0~3同步二进制计数器的计数脉冲控制触发器D1和D2；而0~3异步二进制计数器是用计数脉冲信号控制触发器D1，再由输出信号Q1控制触发器D2。异步计数器的时钟脉冲信号大多只控制一个触发器，电路中的其他触发器由另一个触发器的输出信号控制。只有当一个控制的触发器的电路步骤结束后，才能进行电路任意一个触发器的电路步骤，所以整个网络的传输时间等于先后连接的触发器传输时间的总和。即同步计数电路的所有触发器由计数脉冲信号控制，而异步计数电路的触发器由不同的信号控制。第四节异步计数器0~7异步加法计数器逻辑电路如图7-21所示。图7-210~7异步二进制加法计数器时序波形如图7-22所示。图7-220~7异步二进制加法计数器时序图第四节异步计数器真值表如表7-5所示。表7-50~7异步二进制加法计数器真值表计数脉冲Q1Q2Q3十进制数00000110012010231103400145101560116711178000091001第四节异步计数器由此可以看出，异步计数器中所需的触发器的数量与同步计数器相同，为2n个（n为触发器数量）。具体如表7-6所示。表7-6异步二进制计数器的最大计数量触发器的数量12345最大计数量2481632第四节异步计数器第四节异步计数器0~7异步减法计数器逻辑电路如图7-21所示。图7-210~7异步二进制加法计数器第四节异步计数器0~7异步减法计数器逻辑电路如图7-23所示。异步二进制减法器不是将下一个触发器的时钟脉冲输入端与上一个触发器的Q输出端相连接，而是与Q输出端相连接，这样就得到了最简单方式的异步二进制减法计数器。图7-210~7异步二进制减法计数器时序波形如图7-24所示。图7-240~7异步二进制减法计数器时序图第四节异步计数器真值表如表7-7所示。表7-70~7异步二进制减法计数器真值表计数脉冲Q1Q2Q3十进制数00000111112011231013400145110560106710078000891119第四节异步计数器第四节异步计数器异步8421码加法计数器二进制工作的计数器在相同数量的二进制位时具有比十进制工作的计数器要大的计数容量，但因为十进制要比二进制更常用，所以当数值向计数器输入和由计数器读出时总是有目的地使用十进制数。因此人们引入了二进制编码的十进制数，此时各个十进制数通过一个二进制数来表示，即例如：十进制：1 2 8BCD： 0001 0010 1000一个如此编码的十进制数被称作8421编码的BCD数或者自然的BCD数。对于一个十进制位（个位、十位或者百位等）需要四个二进制位，然而在十六种组合中要多余六个（伪四位码），即在十进制计数器中数值10至15的组合将被跳过。具体如表7-8所示真值表。第四节异步计数器表7-80~9异步十进制加法计数器真值表十进制数BCD码Q4Q3Q2Q10000010001200103001140100501016011070111810009100110101011101112110013110114111015111100000第四节异步计数器异步十进制加法计数器逻辑电路如图7-25所示。图7-25异步十进制加法计数器电路第四节异步计数器在第10个时钟脉冲到来时，尽管Q1从1变换至0，但是仍然不允许触发器D2在第10个时钟脉冲时翻转。所以如果Q4在时钟脉冲变为高电平之前，Q2必须保持低电平。这可以通过Q4与触发器D2的J输入端相连接来实现。此外要使Q4在第10个时钟脉冲时由1变换至0。因为，如果触发器D4的时钟脉冲输入端像二进制计数器一样连接在Q3上，那么在第8个时钟脉冲之后Q4不再能变换，因为触发器D2被准备电路锁住。所以应使触发器D4的时钟脉冲输入端与Q1（不锁住）相连接。为了使触发器D4不至于太早翻转，它的J输入端通过一个与门与Q2和Q3相连接。那么在第8个时钟脉冲时，Q4为高电平。因为同时Q2和Q3为低电平，所以Q4在下一次时钟脉冲到来时才重新返回低电平。具体的脉冲波形图如图7-26所示。第四节异步计数器图7-260~9异步十进制加法计数器时序图第四节异步计数器异步计数器与同步计数器相比较具有下列缺点：触发器的传输时间叠加并且可能产生干扰；由于存在一定的传输时间因此在转换期间具有一个不定的状态；加法计数向减法计数的转换需要较大的电路费用。第四节异步计数器第四节异步计数器0~7异步加法计数器的设计

时序波形图如图7-27所示。图7-270~7异步二进制加法计数器时序波形图制作时序波形图

时序波形图显示了要计数的时钟脉冲CP以及三个表示计数状态0~7的触发器的输出信号Q1、Q2和Q3的波形，其中最低位为信号Q1，最高位为信号Q3。由时序波形图可以看出，当时钟脉冲信号CP具有一个负的边沿（1-0下降沿）时，信号Q1总是从0到1或者从1到0变换。如果Q2要翻转，Q1必须有一个负的脉冲边沿，即Q1用作具有输出端Q2的触发器的时钟脉冲输入信号。如果Q3要翻转，Q2必须有一个负的脉冲边沿，即Q2用作具有输出端Q3的触发器的时钟脉冲输入信号。由此构成图7-28所示的逻辑电路。将时序波形图转换为计数器逻辑电路第四节异步计数器图7-280~7异步二进制加法计数器第四节异步计数器工作原理如图7-28所示，在0~7异步加法计数器电路中，D1的时钟脉冲输入端由时钟脉冲信号CP控制，D2的时钟脉冲输入端由输出信号Q1控制，D3的时钟脉冲输入端由输出信号Q2控制。对于触发器J输入端和K输入端信号的确定有如下考虑：当在输入端J和K有一个高电平时，那么J-K触发器在每一个时钟脉冲翻转到另一种状态。上面的电路已经足够保持触发器D1至D3的J和K输入端有高电平了。第四节异步计数器第四节异步计数器0~9异步加法计数器的设计要设计一个0~9计数然后复0的异步计数器，要使用四个J-K触发器，它是用负向时钟脉冲边沿（下降沿）触发的。第四节异步计数器

时序波形图如图7-29所示。图7-290~9异步二进制加法计数器时序波形图制作时序波形图如图7-29所示,时序波形图显示了要计数的时钟脉冲CP以及四个表示计数状态0~9的触发器的输出信号Q1、Q2、Q3和Q4的波形，由时序波形图可以看出，当时钟脉冲信号CP具有一个负的边沿（1-0下降沿）时，信号Q1总是从0到1或者从1到0变换。如果Q2要翻转，Q1必须有一个负的脉冲边沿，即Q1用作具有D2触发器的时钟脉冲输入信号。如果Q3要翻转，Q2必须有一个负的脉冲边沿，即Q2用作触发器D3的时钟脉冲输入信号。对于D4的时钟脉冲输入端，既可以用计数脉冲信号CP，也可以用信号Q1。由于信号Q4必须在7~8和9~0的计数器变换时翻转，因为信号Q1的翻转要比CP少，所以一般采用