MOSFET介绍教学课件

－MOS基础篇1概述M－Metal金属

(其中也包括掺杂的多晶硅及金属硅化物等)O－Oxide氧化物

(栅绝缘材料,如SiO2、TaO2等)S－Semiconductor半导体

(在IC工业界,主要是硅)什么是MOS？GATEDRAINSOURCECHANNEL(Diffusion)(Diffusion)(Poly)(Oxide)LWDDRAINSOURCE(Polysillicon)GATE2MOS发展历史

1930年,Lilienfield描述了MOS晶体管的工作原理。

1960年,Kanghe&Atalla用Si半导体制成第一块MOS晶体管。

1964年,Snow,Grove等人提出采用常规方法生长高可靠氧化物技术。以此为契机,MOS技术得到了飞速发展。芯片上集成元件数的指数增长及器件特征尺寸的指数衰减。3半导体基础理论回顾

硅晶体基本结构及特性金刚石结构负的电阻温度系数,且受温度变化快。杂质对半导体的导电能力有明显影响。如:纯Si电阻率214000•cm

掺入1PPM磷的Si的电阻率0.2•cm光照对导电能力的影响。半导体的导电能力随电场、磁场作用而改变。

半导体能带模型

本征半导体与非本征半导体

PN结4半导体能带模型价带导带电子能量高低EcEvEgEi半导体硅的能带图在晶体材料中,能量较高的能级倾向于和并成两个允许电子占据的分立的能带,分别称为价带和导带。价带上的能级基本上被形成共价键的电子填充,导带上的能级几乎是空的。位于导带上的电子称为自由电子(或导电电子)。在导带与价带之间,存在一个区域,该区域不存在被电子占据的能级,该区域称为能量间隙,也叫作禁带。通常,将电子的能量定义为正值。若Ec和Ev分别表示导带底和价带顶的能级,那么禁带宽度为:

Eg=Ec－Ev对于大多数半导体,禁带宽度随温度的升高而减小。5本征半导体与非本征半导体在纯的半导体晶体中,导带中的电子全部来自价带中电子的热激发,称之为本征半导体。因此,本征半导体价带中的空穴数应等于导带中的电子数,即

n=p=ni,ni称之为本征载流子浓度。

本征半导体

非本征半导体当杂质元素添加到半导体中,会使半导体中的载流子浓度发生改变,添加杂质后的半导体叫非本征半导体。Si集成电路中常用的杂质是B,P,As等。当杂质为P,As时由于它们向晶格贡献了一个电子,被称为施主杂质,掺入施主杂质的半导体称之为施主半导体,其中有大量过剩的电子。反之,如果杂质是硼,它需要从价带上接受一个电子,因而被称为受主杂质。掺入受主杂质后的半导体称为受主半导体,其中有大量的空穴。6绝对零度（－273℃）的时候,无自由载流子,故无电流流动。在热,光或电场的作用下,产生自由电子及空穴,使电流可以流动。电阻发生显著变化。争脱晶格束缚的自由电子失去电子的晶格带正电,形成空穴Si（４价）被束缚的价电子本征半导体晶体结构外界作用7＋空穴

P型杂质（受主）：硼（3价）Ｐ（positive）型半導体ー自由电子Ｎ型杂质（施主）：磷（5价）Ｎ（negative）型半導体ＡＤ非本征半导体晶体结构8室温状态下的P型硅Point１在Ｐ型硅中,空穴和电子两方都是存在的。空穴

的浓度：ｐ电子

的浓度：ｎ在Ｐ型半导体中,ｐ＞ｎ,所以称空穴为多数载流子,电子为少数载流子Point2ｐ×ｎ＝ｎｉ2＝常数（2×1020）

（ｎｉ：本征半导体的电子(或空穴)浓度）Ｐ型杂质

浓度≒ｐ也就是说,对P型硅来说,掺杂浓度越高,空穴浓度p就越高,电子的浓度就越低。＋－Ａ＋－ＳｉＳｉＳｉＳｉＡ－ＳｉＳｉＳｉＳｉＳｉＳｉＡ－ＳｉＳｉＡ－Ｓｉ＋＋＋p·n积恒定法则9自由电子和空穴的数目相同导带价带自由电子空穴本征费米能级Ｅｉ禁带

Ｅｇ能量Ｅ被束缚的价电子,不能自由移动激发ＥｃＥｖ导带中的电子可自由移动－＋＋＋－－非本征半导体能带结构10N型半导体的费米能级ＥＦ位于导带底Ｅｃ与本征费米能级Ｅｉ之间。且,杂质浓度越高,费米能级就越靠近导带底Ｅｃ。N型半导体中，自由电子多数存在。ＥｃＥｖ－－－－－－－－－＋本征费米能级Ｅｉ费米能级ＥF能量Ｅ自由电子空穴禁带

Ｅｇ导带价带N型半导体能带结构11－＋＋＋＋＋＋＋＋＋ＥｃＥｖ费米能级ＥF能量Ｅ本征费米能级Ｅｉ导带价带自由电子空穴禁带

ＥｇP型半导体中，空穴多数存在。P型半导体能带结构P型半导体的费米能级ＥＦ位于价带顶Ｅv与本征费米能级Ｅｉ之间。且,杂质浓度越高,费米能级就越靠近价带顶Ｅv

。12SemiconductorConductivityJ=-nqvv=|E|J=nq|E|=nq

Mobility:Carrieraveragedriftvelocityperelectricalfield.Mobilityvaluedependsonscatteringduringtransportation.Hotcarrier:Underhighelectricalfield,carriervelocitysaturates,andmobilitychangeswithelectricalfield.13PN结的形成P型SiN型SiP型SiN型SiP型SiN型SiPN结(a)(b)(c)结合一方面,由于载流子的浓度差造成P区的空穴向N区扩散,N区的电子向P区扩散,形成扩散电流。另一方面,由于扩散的发生,N区留下正离子,P区留下负离子,它们构筑起的内建电场会抑制扩散的继续进行,形成漂移电流。在上述两方面的作用下,在PN接合部分达到一种平衡态,形成了几乎没有自由载流子的过渡区域－PN结。14在平衡状态下(无外部电压),扩散电流和漂移电流互相体抵消,整个系统无电流。PN结的能带图N和P区的费米能级必须拉平扩散内建电势ＥcＥｖ价带ＥｉＥＦＥcＥｖN型SiP型SiPN接合面－＋＋＋＋＋＋＋＋＋＋－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－＋＋＋＋＋＋＋＋＋＋ＥｉＥＦ扩散漂移导带导带价带15PN结基本特性PN结最显著的特性就是具有整流特性,它只允许电流从一个方向流动,不允许反向流动。正向偏压反向偏压击穿电压PN+-+-PN理想两极管的电流电压特性PN结耗尽区中的电菏,电场和电势16PN结基本特性EcpEvpEcnEvnEFEquilibriumqVDq(VD-V)Forwardbiasq(VD-V)Reversebias17PN结基本特性Non-equilibriumcarrierdistributioninPNjunctionPNnp0nppn0pnForwardbiasReversebiasnp0pnpn0PN18MOS晶体管的结构NMOS:p型SUB,源漏区为重掺杂的n+区,沟道中的载流子为电子。PMOS:n型SUB,源漏区为重掺杂的p+区,沟道中的载流子为空穴。NMOS的三维结构图硅基板源栅漏栅氧化膜器件分离领域19MOS晶体管实际断面HHNECCONFIDENTIAL20源的池中储存有水P型Si基板栅电极０ＶN型漏电极０ＶN型源电极０Ｖ基板电极０ＶPN接合部存在势垒。电流不可能流动。比水面高的堤坝MOS晶体管动作简单原理1橡皮泥般可塑的水池漏的池中储存有水源和漏的池当中由于有高出水面的堤坝,水不可能流动。21塑型通过对栅施加电压,使P型基板表面出现反型,形成N型导电沟道。源池漏池MOS晶体管动作简单原理2P型Si基板栅电极

５ＶN型漏电极０ＶN型源电极０Ｖ基板电极０Ｖ堤坝高度降低用力把堤坝高度压下,使得源池与漏池连通。22通过降低漏池的水平位置,水从源池不断的流入漏池。通过源漏间施加电压,电子在电场得作用下,由源向漏流动。通过塑型把源池的高度压低源池漏池水流MOS晶体管动作简单原理3P型Si基板栅电极

５ＶN型漏电极

５ＶN型源电极０Ｖ基板电极０Ｖ电流23MOStransistorthresholdvoltage(Vth)Vthdefinition:V(gate)whilechannelsurfacestronginversionMainfactorsinVthexpression:

ms---Workfunctiondifferencebetweengateandchannel

B---ChannelFermipotentialQBmax---DepletionchargesperareawhilestronginversionCox---GateoxidecapacitanceQox---Oxidechargesperarea24MOSFET的特性NMOS的电荷分布截面图，虚线为耗尽区边界25MOSFET的特性1不同Vgs时的增强型NMOS的Ids-Vds曲线(a)线性区

(b)饱和区

(c)截止区

(d)击穿区(a)线性区:对于给定的Vgs>Vth,Id随Vds线性增加。(b)饱和区:Ids不在随Vds的增加而增加,达到饱和值。(c)截止区:在该区,Vgs<Vth,源漏之间不存在导电沟道,只存在少量的泄漏电流。(d)击穿区:饱和区之后,若Vds进一步增加,晶体管会击穿。在该区,随Vds的增加Id迅速增大，直至造成源漏穿通或漏基板击穿。NMOS典型的输出曲线26MOSFET的特性1Linearregion:Vgs-Vds>=VthSaturationregion:Vgs-Vds<Vth(Pinch-offoccursinchannel)Whydosedraincurrentnotsaturateinsaturationregion?ChannelLengthModulation(CLM)WithVdsincreasing,draindepletionwidthincreasesandeffectivechannellengthdecreases.2. DrainInducedBarrierLowering(DIBL)HighVdsreducesthepotentialbarrierbetweenDrainandSource.SubstrateCurrentInducedBodyEffect(SCBE)Whenelectricalfieldneardrainisveryhigh(>0.1MV/cm),someelectronscomingfromsourcewillbeenegenicenoughtocauseImpactionization,andthenhighsubstratecurrentappearsduetoHCI.27MOSFET的特性2NMOS典型的转移曲线在器件不同的工作区典型NMOS的转移特性曲线28MOSFET的特性3SUB偏置效应不同背压Vsb条件下,典型增强型NMOS的输出特性曲线随Vbs的增加,使耗尽层宽度增大,反型层电荷减少,因此电导减小,导致Ids的减小。29MOSFET的特性4MOSFETsubthresholdcharacteristics

|Vgs|<|Vth|WeakinversioninchannelDiffusioncurrentdominatesinsubthresholdcurrentinsteadofdriftcurrentSubthresholdSwing(S):GatevoltageincrementforincreasingSubthresholddraincurrent10times.S=d(Vgs)/d(lgId)=kTlg(1+

s.Tox/

ox.W)/qSmallerS:thinnergateoxideandlowerchanneldoping30MOSFET的特性4MOSFETsubthresholdcharacteristicsId-Vgcurves@differentVd31MOSFET的特性4MOSFETLeakageCurrentIoffmechanisms:PNjunctionreversebiascurrentWeakinversioncurrentbetweensourceanddrainDrain-inducedBarrierLoweringGate-inducedDrainLeakagePunchthroughcurrentGateoxidetunnelingcurrentHotcarrierinjectioncurrentBulkband-to-bandtunnelingleakage32MOS晶体管的分类4种不同的MOSFET器件类型增强型耗尽型常态关开栅压N沟p沟+Vg关闭-Vg开启+Vg开启-Vg关闭33MOSFET的穿通穿通现象的图解说明,从a至c漏电压逐渐增加。在c时,漏耗尽区与源耗尽区相连接,发生穿通。穿通时MOSFET的输出特性注意:器件设计时,应尽量避免穿通电压低下。34MOSFET电容MOSFET中的电容，包括本征部分与非本征部分。这些电容将强烈的影响器件开关速度，并影响电路的性能。35MOSFET电容AccumulationStronginversionLow-frequencyMOSCVofNMOStransistor36MOSFET电容High-frequencyMOSCVofNMOStransistorAccumulationStronginversion37MOSFET电容Low-frequencyMOSCVofPMOStransistorStronginversionAccumulation38MOSFET电容High-frequencyMOSCVofPMOStransistorAccumulationStronginversion39ITRS(TheInternationalTechnologyRoadmapforSemiconductors)1999YearTechnologyNodeMPUGateLengthLg(mm)ASICGateLengthLg(mm)Vdd(V)Tox(nm)Ion(mA/mm)Ioff(nA/mm)GateDelayMetricCV/I(ps)SDExt.Depth(nm)GateSheetRes.(W/sq.)ShortWirePitch(mm)19990.180.140.181.5-1.81.9-2.5750/35051145-704-60.36-0.4620020.130.0850.131.2-1.51.5-1.9750/350107.330-504-60.26-0.3220050.100.650.100.9-1.21.0-1.5750/350205.725-404-60.20-0.2320000.120.1651.5-1.81.9-2.5750/35079.440-654-60.33-0.4220010.100.151.2-1.51.5-1.9750/35088.640-604-60.30-0.36MOS前沿技术发展趋势401974年

R.H.Dennard@IBM等首先提出Scalingprincipleswithk=5Vg=20VVd=20VMOSFET等比例缩小断面示意图(k:scalingfactor)L=5mmNA=5×1015cm-3Tox=100nmVs=0VＮ＋Ｎ＋NA=2.5×1016cm-3Ｎ＋Ｎ＋Tox=20nmVg=4VVd=4VVs=0VL=1mmMOSFET等比例缩小41Scalingprincipleswithk=5L=1mmW=10mmW=50mmL=5mm扩散层栅电极MOSFET等比例缩小MOSFET等比例缩小平面示意图42各种参数器件平面尺寸

栅长Ｌ、栅宽Ｗ器件面积

LW器件纵向尺寸

栅氧厚度ｔｏｘ、结深ｘｊ杂质浓度

基板杂质浓度ＮＡ电压

漏电压Ｖｄ、栅电压Ｖｇ电流

漏电流Ｉｄ电容

栅电容Ｃ＝e･Ｌ･Ｗ／ｔｏｘ门延迟时间

ｔ＝Ｑ／Ｉ＝ＣＶ／Ｉ电路功耗

Ｐ＝Ｉ・Ｖ功耗密度

Ｐ／(Ｌ・Ｗ）１／k１／k2１／kk１／k１／k１／k１／k１／k2１缩小法则MOSFET等比例缩小法则随器件等比例缩小､在集成度增加的同时,其功耗降低,速度增加,器件性能增强。但在实际应用中,必须考虑制造技术和器件可靠性等限制等比例缩小的因素。43短沟道效应根据等比例缩小法则，栅长L缩小到原来的1/k时，耗尽层的宽度WD也必须为原来的1/k。WD∝（Vd/NA)1/2WD→WD

･1/k ∴NA→

k･NAVd→Vd･1/k如果源漏耗尽层间有效沟道长度L’同栅长L相比小很多,不可忽略时,器件在开启特性方面变的恶化，器件的稳定性及信赖性同时出现一些问题。因此,基板杂质的浓度必须为原来的k倍。但事实上工艺上很难实现。在此前提下,源漏间的势垒受到挑战。NAＮ＋ＷＤＮ＋漏源栅ＶｄLL’等比例缩小的负效应－短沟道效应44等比例缩小的负效应－短沟道效应RootcauseofShortChannelEffect(SCE):Effectivegate-controlledchargeinchanneldecreaseswithgatelengthshrinking.MajorcharacteristicofSCE:ThresholdvoltagesrolloffinshortChannels.45随着器件尺寸的缩小，一方面栅的尺寸越来越窄,另一方面,阈值电压Vth也要相应降低,由此使器件的开关特性恶化,造成泄漏电流的增加。ＩＤＶＧoffonＶＴＨ(a)MOS管理想开关特性ＩＤＶＧoffonＶＴＨＩＤＶＧoffonＶＴＨ(c)缩小后MOS管的开关特性短沟道效应的影响1(b)现实MOS管开关特性器件开关特性变差46器件的饱和领域不再显著。短沟道效应的影响2随着沟道宽度的缩小,夹断区

l可以与有效沟道长度比拟的时候,由于有效沟道随着漏电压的增大而缩短,使得漏电流即使在饱和区也随漏电压得增加而增加。不同Vds下,Vgs>Vth时的沟道示意图

(a)Vds=0V(b)施加了Vds,