FPGA开发及应用（微课版）课件 U1 原理图法实现典型逻辑电路的设计

项目1——原理图法实现典型逻辑电路的设计引入引入数字电路的应用随着现代科技的发展，我们的生活已经离不开数字逻辑电路。例如按键检测、电机调速等属于较为简单的逻辑控制，复杂的应用如图像处理与识别、北斗导航、相控阵雷达等。通过《数字电子技术基础》课程的学习，我们已经基本掌握逻辑电路的工作原理及设计方法，以典型逻辑芯片的互联完成逻辑功能设计。FPGA的应用当功能要求发生改变，需要调整线路或重新设计电路，这时可以借助FPGA芯片的现场可编程方式有效解决。当数字电路规模较大时，用FPGA代替分立器件实现的方式，从性能和可靠性来讲，更为优越。FPGA是如何工作的？它是如何实现逻辑功能设计的？程序怎么实现电路设计？接下来让我们以原理图设计方式为基础，一起走进FPGA技术的新世界！引入《数字电子技术基础》回顾不足：难以设计较大规模的数字电路（1）数制与编码，如二进制、十进制，反码、补码等。（2）逻辑代数，如逻辑函数等；（3）基本门电路，如非门、与门等；（4）组合逻辑电路，如加法器、比较器、编码器等；（5）半导体存储器，如各类触发器、锁存器等；（6）时序逻辑电路，如计数器、移位寄存器等；（7）综合应用电路，如施密特触发器、DAC、ADC等。电路设计电路板元器件焊接调试数字电子电路的实现方式电子产品朝着轻量化、集成化、高速化的方向发展。引入板级电路AISC可编程逻辑器件可编程逻辑器件相关公司逐步发展出可变功能系列的芯片，此类芯片经用户配置后可以实现不同逻辑功能，其具有通用结构并包含可编程开关集合，设计者根据需要选择合适的开关结构组合实现一个特定应用所需的功能。这些开关由最终用户进行编程，而不是在制造芯片时编程，此类芯片被称为可编程逻辑器件（ProgrammableLogicDevice，PLD）。FPGA属于PLD的一种，也是当前最为通用的一种。板级电路：通过如74LS系列标准芯片组合的方式搭建的板级综合电路不仅成本较高、不易处理高速信号，而且电路面积大。提示：标准芯片（如74LS08）的逻辑功能固定不变.ASIC：设计并制造一款专用集成电路（ApplicationSpecificIntegratedCircuit，ASIC）是另外一种实现方式，ASIC芯片不仅性能稳定、抗干扰能力强、占据电路板空间小，而且因为逻辑门之间的互连线在片内实现，所以速度上限更高；但ASIC芯片更适合大批量的产品需求，如果是小批量生产，那么设计费、制造费等会平摊到每一件产品中，导致产品价格飙升。项目一、组织逻辑项目1、2区别与联系相同点项目1、2的设计的案例几乎一致。FPGA的完整设计流程；计数器的结构。本章重点不同点项目1使用原理图输入法（简称画图法）。项目2使用VerilogHDL（简称程序法）。联系项目1介绍的原理图法这种直观、形象的方式容易使读者建立起对FPGA的认识、熟悉FPGA的设计流程，加深对“计数器”这一FPGA设计最重要的切入点和核心点的认识，为项目2奠定基础。项目2借助项目1的电路，介绍全书主要语法知识。项目3~8均是主要以项目1的电路为元素、以项目2的语法为方式实现。项目一、任务要求项目一原理图法实现典型逻辑电路的设计项目一

任务要求软件：QuartusPrime17.1软件；硬件：FPGA芯片型号为EP4CE10F17C8的电路板（包含按键或拨码开关、LED）。任务1.1设计、仿真、测试一位全加器电路。任务1.2设计、仿真、测试十六进制计数器，即计数范围为0～15。任务1.3设计、仿真、测试十进制计数器，即计数范围为0～9，同时将计数的结果用数码管显示。任务1.1设计、仿真、测试一位全加器电路以一位半加器为载体先介绍使用QuartusPrime软件设计逻辑电路的基本流程；再借助一位半加器设计一位全加器过程融入封装与调用的设计理念。任务1.2设计、仿真、测试十六进制计数器设计十六进制计数器，介绍了计数器的基本框架，并以总线式设计方法实现，该方法在大型工程的实施过程中利于团队协作、提升效率。任务1.3设计、仿真、测试十进制计数器，数码管显示任务1.3以十进制计数器为载体介绍任意进制计数器的框架，有机融入比较器、选择器等典型逻辑电路，深入理解各种逻辑电路的功能的同时为项目2奠定基础。项目一、任务要求谢谢大家！项目一原理图法实现典型逻辑电路的设计任务要求软件：QuartusPrime17.1软件；硬件：FPGA芯片型号为EP4CE10F17C8的电路板（包含按键或拨码开关、LED）。任务1.1设计、仿真、测试一位全加器电路。任务1.2设计、仿真、测试十六进制计数器，即计数范围为0～15。任务1.3设计、仿真、测试十进制计数器，即计数范围为0～9，同时将计数的结果用数码管显示。

内容安排1.1.1【知识准备】1、FPGA概述；

2、QuartusPrime设计流程概述。3、QuartusPrime设计流程（以一位半加器为例）。1.1.2【任务实施】1、一位全加器设计原理2、（一位半加器）器件的封装与调用；3、一位全加器设计。任务1.1原理图法实现一位全加器如何测试数字电路？以74LS08为例提问（为后续仿真、测试做铺垫）供电：给第14引脚接5V，给第7引脚接地；输入：给输入引脚（如1、2引脚）连接拨码开关；输出：给输出引脚（如第3引脚）连接LED灯。判断：参照真值表从上至下，通过按键给芯片输入引脚（如1、2引脚）依次送入逻辑值00、01、10、11，同时观察LED灯的亮灭状态，以此来判断芯片输出逻辑值（如第3引脚），通过对比输入和输出的关系，是否符合真值表，以此判定芯片是否正常。真值表是判断组合逻辑芯片功能的一种最常用依据1.1.1【知识准备】原理图法实现一位半加器1、FPGA概述1.1.1【知识准备】原理图法实现一位半加器（1）PLD原理简介核心器件LUT实现与门示意PLD简单逻辑阵列示意早期PLD原理示意FPGA原理示意1、FPGA概述FPGA内部组成单元可编程输入/输出单元可编程逻辑单元底层嵌入功能单元嵌入式块随机存储器布线资源内嵌专用硬核1.1.1【知识准备】原理图法实现一位半加器（2）FPGA结构简介可编程逻辑单元的核心——查找表1、FPGA概述国别厂商产品系列美国AMD/XilinxSpartan、Artix、Kintex、Virtex、SoC和MPSoC-Zynq7000Intel/AlteraMAX

II-CPLD、Cyclone、Stratix系列、Arria系列、IntelArria10系列Microsemi/Actel军工与航空领域LatticeECP系列、ICE系列、Mach系列中国高云半导体晨曦家族、小蜜蜂家族、GoBridge家族紫光同创TiTan、Logos系列、Compa系列智多晶seagull1000系列、sealion2000系列、seal5000系列其他：成都华微、京微齐力、京微雅格、同创国芯AMD/Xilinx系列Intel/Altera系列Lattice系列高云半导体系列紫光同创系列智多晶系列（3）FPGA国内外主要厂商1.1.1【知识准备】原理图法实现一位半加器1、FPGA概述通信领域需要高速的通信协议处理方式，另一方面通信协议随时都在修改，不适合做成专门的芯片，所以能够灵活改变的功能的FPGA就成了首选。利用并行架构实现数字信号处理的功能。这一并行机制使得FPGA特别适合于完成数字滤波等重复性的数字信号处理任务。使用FPGA构建和测试原型，可以纠正设计错误。一旦原型按预期执行，就会开发一个ASIC项目。这能够节省时间，因为创建集成电路可能是一项劳动密集型和复杂的操作。视觉系统通常需要基于FPGA的系统，以便它们能够根据人的位置，周围环境和面部识别功能，以有意义的方式与人进行行动和交互。通信领域IC设计领域数字信号领域AI视觉领域（4）FPGA的主要应用场景1.1.1【知识准备】原理图法实现一位半加器2、QuartusPrime设计流程概述MAX+plusII作为Altera的第三代的PLD设计软件，由于其出色的易用性而得到了广泛的应用。原型版本MAX+plusII目前Altera已经停止了对MAX+plusII的更新支持，随之诞生的QuartusII设计软件与之相比支持器件类型更为丰富，图形界面也更友好。从QuartusII10.0版本开始，Altera推荐采用第三方如ModelSim软件工具进行仿真。Quartus13.1版本是最为经典的版本。经典版本QuartusII从QuartusII15.1开始，QuartusII开发工具改名为QuartusPrime，其和QuartusII13.1界面、功能几乎一致。目前最新版本为QuartusPrime24以上。英特尔的QuartusPrime设计套件软件有三种版本：专业版(Pro)、标准版(Standard)、

精简版(Lite)。最新版本QuartusPrime（1）QuartusPrime软件的获取与安装-版本选择1.1.1【知识准备】原理图法实现一位半加器2、QuartusPrime设计流程概述FPGA开发工具—QuartusPrimeQuartus是一种由英特尔（Intel）公司开发的FPGA设计软件，旨在为数字电路设计师提供一个高效、便捷的开发环境。它可以帮助用户完成数字逻辑电路的设计、仿真、综合和布局，以及与外围设备进行通信和控制。Quartus支持原理图输入法，以及多种编程语言，包括VHDL、VerilogHDL等，并具有丰富的功能和工具库，可满足不同级别、不同规模的数字电路设计需求。可以从英特尔的中国官方网站下载最新版本的QuartusPrime以及对应的器件库，同时建议下载对应版本的ModelSim软件。1.1.1【知识准备】原理图法实现一位半加器（2）QuartusPrime软件简介2、QuartusPrime设计流程概述1.1.1【知识准备】原理图法实现一位半加器（3）QuartusPrime软件的获取与安装操作演示2、QuartusPrime设计流程概述（1）设计输入。①QuartusPrime的设计输入主要有以下几种方式；②VerilogHDL/VHDL硬件描述语言设计输入方式；③AHDL输入方式；④模块/原理图输入方式（BlockDiagram/SchematicFiles）；⑤使用MegaWizardPlug-InManeger产生IP核/宏功能块。（2）编译与优化。（3）布局布线。（4）时序分析。（5）编程与调试。（4）FPGA设计流程概述1.1.1【知识准备】原理图法实现一位半加器2、QuartusPrime设计流程概述（1）设计输入。（2）编译与优化。根据设计要求设定编译方式和编译策略，如器件的选择、逻辑综合方式的选择等，然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合。在综合阶段，应利用设计指定的约束文件，将寄存器传输级（RegisterTransferLevel，RTL）设计功能实现并优化到具有相等功能且具有单元延时（但不含时序信息）的基本器件中，如触发器、逻辑门等，得到的结果是功能独立于FPGA的网表。编译、优化完成后就可以进行RTL行为级仿真，也被绝大多数设计者也称为功能仿真，这种仿真不考虑器件的延时特性。（3）布局布线。（4）时序分析。（5）编程与调试。（4）FPGA设计流程概述1.1.1【知识准备】原理图法实现一位半加器2、QuartusPrime设计流程概述（1）设计输入。（2）编译与优化。（3）布局布线。布局布线将综合后的网表文件针对某一具体的目标器件进行逻辑映射、器件适配，并产生报告文件（.rpt）、延时信息文件、编程文件（.pof、.sof等）以及面向其他EDA工具的输出的电子设计交换格式文件（ElectronicDesignInterchangeFormat，EDIF）等，供时序分析、仿真和编程使用。此外，在布局布线后，EDA工具一般还可对设计做功耗分析，这在初学者的简单设计中一般不涉及。（4）时序分析。（5）编程与调试。（4）FPGA设计流程概述1.1.1【知识准备】原理图法实现一位半加器2、QuartusPrime设计流程概述（1）设计输入。（2）编译与优化。（3）布局布线。（4）时序分析。时序分析主要指门级仿真和时序逼近。QuartusPrime取消了自带的波形仿真工具（内核或算法），推荐采用专业第三方仿真工具ModelSim进行仿真。功能仿真针对设计的语法和基本功能进行验证，主要是为了在设计的初始阶段发现问题；而门级仿真是针对门级时序进行的仿真，是通过布局布线得到标准时延格式的时序信息后进行的仿真，门级仿真需要VHDL或VerilogHDL门级网表、FPGA厂家提供的器件库，还需要标准延时文件（.sdf），门级仿真综合考虑电路的路径延时与门延时的影响，验证电路能否在一定时序条件下满足时序要求。一般情况下也可将门级仿真称为时序仿真。（5）编程与调试。（4）FPGA设计流程概述1.1.1【知识准备】原理图法实现一位半加器2、QuartusPrime设计流程概述（1）设计输入。（2）编译与优化。（3）布局布线。（4）时序分析。（5）编程（也称配置/下载）与调试。此处的编程是指用生成的编程文件通过下载电缆配置FPGA，一般也称下载或者配置。编程后加入板级实际激励，进行调试。在以上设计过程中，如果出现错误，那么需重新回到设计输入阶段，改正错误或调整电路后重复上述过程。（4）FPGA设计流程概述1.1.1【知识准备】原理图法实现一位半加器2、QuartusPrime设计流程概述（1）设计输入。（2）编译与优化。（3）布局布线。（4）时序分析。（5）编程也称配置/下载与调试。（4）FPGA设计流程概述1.1.1【知识准备】原理图法实现一位半加器FPGA设计流程1．创建工程;2．创建并完成设计文件;3．编译工程;4．引脚锁定（分配）;5．重新全编译;6．仿真;7．配置（下载）与调试。3、QuartusPrime设计流程（以一位半加器为例）一位半加器真值表输入输出ABCoSo00000101100111101位半加器原理图注：（1）C是Carry的英文首字母，含义是进位。（2）S是Sum的英文首字母，含义是（加法）和。（3）o是output的英文首字母，含义是输出。

1.1.1【知识准备】原理图法实现一位半加器（1）半加器设计原理数学公式描述电路功能数学功能→真值表真值表→逻辑表达式逻辑表达式→电路图Co等于A与BSo等于A异或B真值表①描述了电路输入和输出的关系，即描述了电路的功能。②真值表常作为组合逻辑电路功能仿真和测试最常用的依据。3、QuartusPrime设计流程（以一位半加器为例）操作演示1.1.1【知识准备】原理图法实现一位半加器（2）半加器设计操作演示一位半加器真值表输入输出ABCoSo00000101100111101位半加器原理图FPGA设计流程1．创建工程;2．创建并完成设计文件;3．编译工程;4．引脚锁定（分配）;5．重新全编译;6．仿真;7．配置（下载）与调试。3、QuartusPrime设计流程（以一位半加器为例）1.1.1【知识准备】原理图法实现一位半加器（3）半加器设计总结1位半加器真值表输入输出ABCoSo00000101100111101位半加器原理图根据功能设计电路实现电路依据真值表仿真（或测试）电路3、QuartusPrime设计流程（以一位半加器为例）1.1.1【知识准备】原理图法实现一位半加器（3）半加器设计总结-功能仿真和时序仿真1位半加器原理图谢谢大家！

内容安排1.1.1【知识准备】1、FPGA概述；2、QuartusPrime设计流程概述。3、QuartusPrime设计流程（以一位半加器为例）。1.1.2【任务实施】1、一位全加器设计原理2、（一位半加器）器件的封装与调用；3、一位全加器设计。任务1.1原理图法实现一位全加器1、一位全加器设计原理操作演示输入输出CinABSoCo00000001100101001101100101010111001111111位全加器真值表1位全加器原理图1.1.2【任务实施】层次化设计实现一位全加器（1）设计思路数学功能→真值表真值表→电路图一位全加器数学公式描述电路功能一位半加器数学公式描述电路功能2、（一位半加器）器件的封装与调用1.1.2【任务实施】层次化设计实现一位全加器（2）一位半加器的封装与调用FPGA设计流程1．创建工程;2．创建并完成设计文件;1）一位半加器的封装2）一位全加器的调用3．编译工程;4．引脚锁定（分配）;5．重新全编译;6．仿真;7．配置（下载）与调试。3、一位全加器设计操作演示1.1.2【任务实施】层次化设计实现一位全加器（1）一位全加器设计操作演示FPGA设计流程1．创建工程;2．创建并完成设计文件;1）一位半加器的封装2）一位全加器的调用3．编译工程;4．引脚锁定（分配）;5．重新全编译;6．仿真;7．配置（下载）与调试。3、一位全加器设计输入输出CinABSoCo00000001100101001101100101010111001111111.1.2【任务实施】层次化设计实现一位全加器（2）一位全加器设计总结FPGA设计流程1．创建工程;2．创建并完成设计文件;1）一位半加器的封装2）一位全加器的调用3．编译工程;4．引脚锁定（分配）;5．重新全编译;6．仿真;7．配置（下载）与调试。小结：FPGA设计基本流程；QuartusPrime设计输入方式；电路的封装和调用任务1.1原理图法实现一位全加器谢谢大家！任务1.2原理图法实现十六进制计数器任务要求软件：QuartusPrime17.1软件；硬件：FPGA芯片型号为EP4CE10F17C8的电路板（包含按键或拨码开关、LED）。任务1.1设计、仿真、测试一位全加器电路。任务1.2设计、仿真、测试十六进制计数器，即计数范围为0～15。任务1.3设计、仿真、测试十进制计数器，即计数范围为0～9，同时将计数的结果用数码管显示。内容安排1.2.1【知识准备】1、十六进制计数器原理；

2、总线式端口的四位加法器设计；3、FPGA中触发器的特性与验证。1.2.2【任务实施】1、总线式端口的四位D触发器设计；2、总线式端口的十六进制计数器设计。任务1.2原理图法实现十六进制计数器FPGA中的绘图和Multisim的异同总结回顾相同点：都可绘图、都可仿真、真值表是仿真的主要依据不同点：QuartusPrime里的电路设计可以直接下载到FPGA，形成真实物理电路任务1.2原理图法实现十六进制计数器1、十六进制计数器原理1.2.1【知识准备】十六进制计数器原理与器件准备（1）十六进制计数器计数规律及剖析提问：需要什么器件？计数顺序：0~1~2......~14~15~0~1......总结:在上一个值的基础上直接加1，周而复始加法器存储器00000100012001030011401005010160110151111141110701111311011211001110111010109100181000+1+1+1+1+1+1+1+1+1+1+1+1+1+1+1+11、十六进制计数器原理1.2.1【知识准备】十六进制计数器原理与器件准备（2）十六进制计数器电路框架加法器存储器00014位全加器+CLK0000存储器0001所需主要器件2、总线式端口的四位加法器设计1.2.1【知识准备】十六进制计数器原理与器件准备（1）四位加法器设计讨论数学公式描述电路功能电路主要端口电路的具体端口提问：如何实现四位加法器？2、总线式端口的四位加法器设计1.2.1【知识准备】十六进制计数器原理与器件准备（2）四位加法器设计操作演示（直观方式，不推荐）优点：直观易懂缺点：端口过多，被调用时电路间连接较为繁琐数学公式描述电路功能操作演示2、总线式端口的四位加法器设计1.2.1【知识准备】十六进制计数器原理与器件准备（3）总线式端口的四位加法器设计2、总线式端口的四位加法器设计1.2.1【知识准备】十六进制计数器原理与器件准备（3）总线式端口的四位加法器设计（推荐）要诀：名称一样的连线，默认连接操作演示3、FPGA中触发器的特性与验证1.2.1【知识准备】十六进制计数器原理与器件准备3、FPGA中触发器的特性与验证1.2.1【知识准备】十六进制计数器原理与器件准备（1）FPGA中触发器类型《数字电子技术基础》课程中介绍的触发器类型较多，有RS触发器、JK触发器、D触发器、T触发器等。然而大多数FPGA内部直接提供的触发器多为D触发器，受限于这种固定的内部结构，使用FPGA实现数字电路一般只使用D触发器或者D触发器的衍生电路，但这足以完成几乎所有的电路设计，另外只用D触发器也能保证大型电路设计时序的一致性。直接调用QuartusPrime库提供的D触发器器件，在“Symbol”对话框下点开“d:intelfpga/17.1/quartus/libraries/”→“primitives”→“storage”下找到dffe器件或者在搜索栏输入“dffe”找到D触发器器件.3、FPGA中触发器的特性与验证1.2.1【知识准备】十六进制计数器原理与器件准备（2）FPGA中触发器的操作演示操作演示3、FPGA中触发器的特性与验证1.2.1【知识准备】十六进制计数器原理与器件准备（3）FPGA中触发器的总结1．功能：存储。2．端口：有复位/置位端子——CLRN和PRN。有使能端子——ENA。时钟端子——CLK。

输入数据端子——D。输出数据端子——Q3．特点与优先级：CLRN和PRN优先级最高，一般只用CLRN，

当CLRN有效时（为0），无论D、CLK、EN是何值，输出均为0.当CLRN无效时（为1），ENA有效时（为1），只有在CLK上升沿，D传输至Q并保存，CLK其时间Q保持不变；ENA有效时（为0），Q保持不变；谢谢大家！内容安排1.2.1【知识准备】1、十六进制计数器原理；2、总线式端口的四位加法器设计；3、FPGA中触发器的特性与验证。1.2.2【任务实施】1、总线式端口的四位D触发器设计；2、总线式端口的十六进制计数器设计。任务1.2原理图法实现十六进制计数器2、总线式端口的十六进制计数器设计1.2.2【任务实施】十六进制计数器设计与验证（1）设计流程十六进制计数器设计流程第1步：创建工程——FPGA_U1_cnt0_15。第2步：复制文件。四位加法器（总线式）

.bdf.bsf；包含一位全加器

.bdf.bsf

包含一位半加器

.bdf.bsf四位D触发器（总线式）.bdf.bsf。第3步：电路设计。其

他：后续仿真和测试00014位全加器+CLK0000存储器0001操作演示2、总线式端口的十六进制计数器设计1.2.2【任务实施】十六进制计数器设计与验证（2）设计总结十六进制计数器总结触发器的输出Q的变化边沿相较CLK上升沿有ns级延时。在组合逻辑电路中，通常用开关或按键实现输入信号接入，输出通常外接LED等显示器件，通过按键控制组合逻辑输入观察LED阵列的变化，即可判断电路功能是否符合设计。对于输入时钟信号CLK，若用开关或按键来实现，则会因为按键的按、松操作产生的电平变化信号有较多毛刺，所以不推荐使用按键来代替时钟；使用外接函数信号发生器产生的时钟并通过FPGA引脚输入到本节计数器的时钟输入引脚是一种较好的方式。

小结：十六进制计数器框架及原理；总线式端口；FPGA中存储器——D触发器的特点任务1.2原理图法实现十六进制计数器问题与思考：在本节电路设计基础上，设计0-15-14-......-1-0倒计时循环计数器。设计出0~255循环计数器。谢谢大家！任务1.3原理图法实现十进制计数器显示电路任务要求软件：QuartusPrime17.1软件；硬件：FPGA芯片型号为EP4CE10F17C8的电路板（包含按键或拨码开关、LED）。任务1.1设计、仿真、测试一位全加器电路。任务1.2设计、仿真、测试十六进制计数器，即计数范围为0～15。任务1.3设计、仿真、测试十进制计数器，即计数范围为0～9，同时将计数的结果用数码管显示。内容安排1.3.1【知识准备】1、十进制计数器原理；2、库器件之数据比较器；3、库器件之数据选择器；4、库器件之数码管译码器。1.3.2【任务实施】1、（总线式端口）十进制计数显示电路；2、RTL视图的打开与分析；【知识拓展】1、FPGA结构组成之LUT和LE。任务1.3原理图法实现十进制计数器显示电路总结回顾任务1.3原理图法实现十进制计数器显示电路00014位全加器+CLK0000存储器0001十六进制计数器总线式端口及连线加之前如果是9，则加7否则+11、十进制计数器原理1.3.1【知识准备】十进制计数显示电路原理与器件准备（1）十六进制计数器对比十进制计数器十六进制计数器计数顺序00000100012001030011401005010160110151111141110701111311011211001110111010109100181000+1+1+1+1+1+1+1+1+1+1+1+1+1+1+1+100000100012001030011401005010160110151111141110701111311011211001110111010109100181000+1+1+1+1+1+1+1+1+1+1+1+1+1+1+1+1需一个判定条件引申出加值不同十进制计数器计数顺序加完之后如果是10，则赋0否则+11、十进制计数器原理1.3.1【知识准备】十进制计数显示电路原理与器件准备（1）十六进制计数器对比十进制计数器十六进制计数器计数顺序00000100012001030011401005010160110151111141110701111311011211001110111010109100181000+1+1+1+1+1+1+1+1+1+1+1+1+1+1+1+100000100012001030011401005010160110151111141110701111311011211001110111010109100181000+1+1+1+1+1+1+1+1+1+1+1+1+1+1+1+1需一个判定条件引申出加1或赋0十进制计数器计数顺序1、十进制计数器原理（2）十进制计数器方案方案1：先加、再比、最后选方案2：先比、再选、最后加判定——比较器加值——选择器有一个判定条件1.3.1【知识准备】十进制计数显示电路原理与器件准备1、十进制计数器原理（3）十进制计数器所需器件加法器触发器比较器选择器所需器件加法器触发器比较器选择器所需器件数码管译码器1.3.1【知识准备】十进制计数显示电路原理与器件准备2、库器件之数据比较器（1）QuartusPrime中各种其他库器件众所周知，74系列数字芯片种类繁多，诸如数据比较器、数据选择器、数码管译码器、译码器、编码器等各种功能的数字芯片，其中，74LS85或者74HC85均是4位数据比较器。QuartusPrime器件库中还提供了一些其他一些更为直观的逻辑电路。1.3.1【知识准备】十进制计数显示电路原理与器件准备2、库器件之数据比较器（2）QuartusPrime中四位数据比较器“7485”逻辑功能1、7485是四位数据比较器，可以进行“>””<””==”三种比较。2、7485支持级联。如果不级联，默认来自低位的比较结果相等，则需给AGBI、AEBI、ALBI分别连接逻辑值0、1、0。3、如果不级联，输入总共为2^8=256种组合形式，显然使用总线式端口。4、输出总共有3种结果（A大于B、A等于B、A小于B）。数码输入级联输入输出A3、B3A2、B2A1、B1A0、B0AGBI（A>B）ALBI（A<B）AEBI（A==B）AGBO（A>B）ALBO（A<B）AEBO（A==B）A3>B3XXXXXX100A3<B3XXXXXX010A3==B3A2>B2XXXXX100A3==B3A2<B2XXXXX010A3==B3A2==B2A1>B1XXXX100A3==B3A2==B2A1<B1XXXX010A3==B3A2==B2A1==B1A0>B0XXX100A3==B3A2==B2A1==B1A0<B0XXX010A3==B3A2==B2A1==B1A0==B0100100A3==B3A2==B2A1==B1A0==B0010010A3==B3A2==B2A1==B1A0==B0XX1001A3==B3A2==B2A1==B1A0==B0110000A3==B3A2==B2A1==B1A0==B0000110注：AGB代表A大于B；AEB代表A等于B；ALB代表A小于B。1.3.1【知识准备】十进制计数显示电路原理与器件准备2、库器件之数据比较器（3）QuartusPrime中四位比较器“7485”逻辑功能设计1.3.1【知识准备】十进制计数显示电路原理与器件准备2、库器件之数据比较器（3）QuartusPrime中四位比较器“7485”逻辑功能总结1.3.1【知识准备】十进制计数显示电路原理与器件准备3、库器件之数据选择器（1）QuartusPrime中二选一数据选择器“21mux”逻辑功能1、图中数据选择器是几选一？答：二选一。2、二选一数据选择器数据端是几位数据？答：四位。3、如何实现四位二选一数据选择器？答：需要并联四个“二选一数据选择器”。输入输出SABY00000010010101111000101111001111二选一数据选择器二选一数据选择器真值表1.3.1【知识准备】十进制计数显示电路原理与器件准备3、库器件之数据选择器（2）四位二选一数据选择器设计操作演示1.3.1【知识准备】十进制计数显示电路原理与器件准备3、库器件之数据选择器（3）四位二选一数据选择器设计总结操作演示1.3.1【知识准备】十进制计数显示电路原理与器件准备4、库器件之数码管译码器（1）数码管译码器逻辑功能注释输入输出十进制数据输入控制端输入数据端LTA3A2A1A0abcdefg01110000111111011X10001011000021X10010110110131X10011111100141X10100011001151X10101101101161X10110001111171X10111111000081X11000111111191X110011111011器件7448共阴极数码管译码器真值表1.3.1【知识准备】十进制计数显示电路原理与器件准备7447是共阳极数码管译码器7448是共阴极数码管译码器4、库器件之数码管译码器（2）数码管译码器设计注释输入输出十进制数据输入控制端输入数据端LTA3A2A1A0abcdefg01110000111111011X10001011000021X10010110110131X10011111100141X10100011001151X10101101101161X10110001111171X10111111000081X11000111111191X110011111011器件7448共阴极数码管译码器真值表操作演示1.3.1【知识准备】十进制计数显示电路原理与器件准备小结1.3.1【知识准备】十进制计数显示电路原理与器件准备谢谢大家！内容安排1.3.1【知识准备】1、十进制计数器原理；2、库器件之数据比较器；3、库器件之数据选择器；4、库器件之数码管译码器。1.3.2【任务实施】1、（总线式端口）十进制计数显示电路；2、RTL视图的打开与