《数字电子技术项目式教程》课件第4章

项目四数字电子钟的实现项目描述项目分析任务1二进制计数器任务2集成计数器任务3寄存器任务4存储器与可编程逻辑器件软件仿真计数电路的计算机仿真实验项目实施

小结

习题

数字电子钟是采用数字电子技术实现对时、分、秒数字显示的计时装置。它具有较高的准确性和直观性,与传统机械钟相比,它具有走时准确、显示直观、无机械传动装置等

特点,因而广泛应用于车站、码头、机场和办公楼等公共场所。由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度远远超过老式钟表,而且大大地扩展了钟表原先的报时功能,诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关设备等,所有这些,都是以计时数字化为基础的。常用的数字化计时器如图4－1所示。图4－1常用的数字化计时器

项目描述

采用中小规模数字集成电路设计一个数字电子钟,能准确计时,时、分、秒的时间各以两位LED数码管显示;小时的计时为24进位,分和秒的计时为60进位;具有手动校时、校分、校秒的功能;有用蜂鸣器进行提示的整点报时扩展功能。

项目分析

数字式计数定时器是一个典型的数字时序逻辑电路系统,它一般由振荡器、分频器、计数器、译码器、显示器和校时控制电路等几部分组成,这些都是数字电路中应用最广的基本电路。为了提高计数定时器的精度和稳定性,振荡器一般采用石英晶体振荡器,石英晶体的固有谐振频率一般选为32768Hz。

计数定时器的工作原理是石英晶体振荡器产生的信号经过分频器形成秒脉冲信号,将秒脉冲信号送入六十进制的“秒”计数器电路进行计数,秒计数器电路计满后触发六十进制的“分”计数器电路,分计数器电路计满后触发二十四进制的“时”计数器电路,当计满24小时后又开始下一轮的循环计数。为了方便计数结果的显示,以上各计数器都采用8421BCD码计数,计数器的输出送译码器译码,时间由LED

七段数码显示器进行显示。由于计数的起始时间不可能与标准时间(如北京时间)同步,再者秒脉冲信号精度不够所产生的计时误差会累积,故需要在电路设计上加一个校时电路,可以对时、分和秒单独进行校时。其原理框图如图4－2所示。

图4－2数字电子钟原理框图

计数器的种类很多,可按不同的类别分类:

(1)按计数器中触发器的时钟是否统一,可分为同步计数器和异步计数器。

(2)按计数过程中计数器输出数码规律,可分为加法计数器(递增计数)、减法计数器(递减计数)和可逆计数器(可加可减计数)。

(3)按预置方式,可分为同步预置计数器和异步预置计数器。

(4)按复位方式,可分为同步复位计数器和异步复位计数器。

(5)按编码方式,可分为二进制计数器、十进制计数器及其他任意进制计数器。

任务1二进制计数器

4.1.1同步二进制计数器由3个JK触发器构成的同步三位二进制计数器如图3－24所示。时钟CP脉冲分别与每个触发器的时钟脉冲端相连,即CP=CP0=CP1=CP2,该电路是一个同步时序逻辑电路。

4.1.2异步二进制计数器

由3个JK触发器构成的异步三位二进制计数器如图4－3所示。图4－3异步三位二进制计数器电路图

任务2集成计数器

4.2.1异步计数器表4－1列出了几种常用的TTL型中规模异步计数器。

1.异步计数器74LS90功能

74LS90是二五十进制异步加法计数器。它由四个下降沿触发的JK触发器组成,为了增加计数器使用的灵活性,触发器FA和触发器FB~FD的CP端单独引出,记为CP1和

CP2。触发器FA在CP1作用下为一位二进制计数器,触发器FB~FD在CP2作用下构成异步五进制计数器,电路设置有两个置0输入端R0(1)、R0(2)和两个置9输入端S9(1)、S9(2)。只要R0(1)=R0(2)=1,触发器被直接清0;只要S9(1)=S9(2)=1,触发器被直接置9。当R0(1)·R0(2)=S9(1)·S9(2)=0时,74LS90才能进行计数。其逻辑图、逻辑符号及外引线图如图4－4所示。其功能表如表4－2所示。图4－474LS90逻辑图、逻辑符号及外引线图图4－474LS90逻辑图、逻辑符号及外引线图

若以CP1为计数输入,QA为输出,则是二进制计数器(二分频电路),如图4－5(a)所示;若以CP2为计数输入,QDQCQB为输出,则是五进制计数器(五分频电路),如图4－5(b)所示;若将CP2和QA相连,并以CP1为计数输入,QDQC

QBQA为输出,则为8421BCD码十进制计数器,如图4－5(c)所示;若将CP1与QD相连,并以CP2为计数输入,QAQDQCQB为输出,则为5421BCD码十进制计数器,如图4－5(d)所示。

十进制计数器两种接法的状态表如表4－3所示。图4－574LS90构成二进制、五进制和十进制计数器

2.用74LS90实现任意模值计数器

利用中规模计数器74LS90构成任意进制计数器的方法有两种:一种是反馈清0法(复位法),另一种是反馈置数法。74LS90具有异步清0和异步置9两种控制端,故可采用这

两种方法:

(1)反馈清0法。反馈清0法是通过异步清0端来实现任意模值计数的。以0为起始状态,若构成模M的计数器,则计数到M状态时,使之产生清0脉冲并立即清0,有效状态为0~(M-1)。M状态出现的时间很短,只是用来产生清0信号,因此M为过渡状态。一定要特别注意R0(1)、R0(2)高电平有效。

(2)反馈置9法。以9为起始状态,按9、0、1…(M-2)计数,若构成模M计数器,则计数到(M-1)状态时,使之产生置9脉冲并立即置9,有效状态为9、0~(M-2),则

(M-1)为过渡状态。

由于74LS90有8421BCD码和5421BCD码两种接法,因此产生清0脉冲和置9脉冲的译码电路是不同的,使用时要特别注意。

【例4－1】分析74LS90构成图4－6(a)和图4－6(b)计数器的模值。

解图4－6(a)的分析过程:

(1)图4－6(a)将一片74LS90的CP2和QA相连,并以CP1为计数输入,QDQCQBQA为输出,这样构成8421BCD码十进制计数器。

(2)图4－6(a)采用反馈清0法,反馈逻辑为R0(1)=R0(2)=QCQBQA,即当QCQBQA全为1时,R0(1)=R0(2)=1,使计数器复位到0状态,即计数到0111时异步清0,有效计数状态QDQCQBQA

为0000、0001、0010、0011、0100、0101、0110。该电路工作时,0111状态会瞬间出现,但并不属于有效循环。其状态图如图4－7(a)所示。图4－6例4－1计数器逻辑图图4－7例4－1计数器

图4－6(b)的分析过程:

(1)图4－6(b)将一片74LS90的CP2和QA相连,并以CP1为计数输入,QDQCQBQA为输出,这样构成8421BCD码十进制计数器。

(2)图4－6(b)采用反馈置9法,反馈逻辑为S9(1)=S9(2)=QCQB

,当QCQB

全为1时S9(1)=S9(2)=1,即计数到0110时使计数器异步置位到9,有效计数状态QDQCQBQA

为0000、0001、0010、0011、0100、0101、1001。该电路工作时,0110状态会瞬间出现,但并不属于有效循环。其状态图如图4－8(a)所示。图4－8例41计数器图

4.2.2同步计数器

表4－4列出了几种常用的TTL型中规模同步计数器。

1.同步十进制加法计数器74LS160

集成4位同步十进制加法计数器74LS160是一种常用的计数器,有4个辅助输入控制

端ET、EP、CR、LD。

74LS160的引脚图和逻辑符号如图4－9所示,其功能表见表4－5。图4－974LS160的引脚图和逻辑符号

2.同步十进制可逆计数器74LS190

74LS190的引脚图与逻辑符号如图4－10所示,74LS190的逻辑功能表见表4－6。图4－1074LS190的引脚图与逻辑符号

3.同步4位二进制加法计数器74LS161

74LS161是4位二进制同步计数器,具有计数、保持、同步预置、异步清0功能,其逻辑符号及外引线图如图4－11所示。

图中QD为最高位,QA为最低位。

RCO(也常用OC表示)为进位输出端,RCO=QDQCQBQAET,仅当ET=1且计数状态为1111时,RCO才变高,产生进位信号。74LS161的功能表如表4－7所示。图4－1174LS161逻辑符号及外引线图

【例4－2】分析图4－12中由74LS161构成的计数器。图4－1274LS161构成的计数器

解电路中用了一片74LS161,因此模值肯定小于16。

图4－13所示是一个计数、译码、显示电路。计数器芯片选用74LS161。芯片74LS00用来实现反馈置数,LD=QCQB,计到6(即0110)时同步置数,预置输入DCBA=0000,下

一个CP上升沿到来时完成预置功能,电路返回初态0000,其状态表如表4－8(b)所示。芯片74LS47把二进制数码翻译成为十进制数的7段显示码,从而实现显示译码。数码管用

来显示十进制数字。

反馈清0法是通过异步清0端Cr来实现任意模值计数的。以0为起始状态,若构成模M的计数器,则计数到M状态时,使之产生清0脉冲并立即清0,有效状态为0~(M-1)。

M状态出现的时间很短,只是用来产生清0信号,因此M为过渡状态。

反馈置数法是通过同步置数端LD和预置输入端DCBA来实现任意模值计数的。由于74LS161是按二进制顺序计数的,其最大计数值N=16,所以只要从中任选M个连续状态便可构成模M计数器。其实现的方案很多。

多片74LS161级联使用可扩大计数范围,P、T、OC端的设置为级联扩展提供了方便,可以采用同步级联,也可以采用异步级联。

同样是4位同步二进制加法计数器的74LS163,它与74LS161的引脚排列完全相同,逻辑功能方面只有一点不同:74LS163为同步清零,即在同步清零控制端RD为低电平0时,计数器并不能被立即清零,还需再输入一个计数脉冲CP才能被清零;74LS161则为异步清零,清零控制端RD为低电平0时,计数器立即被清零。图4－13计数、译码、显示电路

任务3寄存器

4.3.1数码寄存器74LS273图4－14所示是MSI寄存器74LS273的符号图,其内部是8个D触发器。D7~D0为输入端,Q7~Q0为输出端;CP是公共时钟脉冲端,控制8个触发器同步工作;CR为公共清零端。当时钟脉冲CP上升沿到来时,CR=1,数据从D7~D0端并行输入8个D触发器中,从Q7~Q0端输出,即Q7=D7,…,Q0=D0;若CR=0,则无论脉冲是否到来,寄存器均被清零。图4－14寄存器74LS273

4.3.2移位寄存器74LS194

移位寄存器(ShiftRegister)是数字系统中常见的主要部件,它除了可以寄存数据之外,还可以在时钟脉冲的控制下将所存数据向右移位(数据从高位向低位移动)或向左移位(数据从低位向高位移动)。

如图4－15(a)所示,4位寄存器的寄存内容是0101。图4－15(b)所示的将寄存器的内容向右移位的寄存器称为右移寄存器,图4－15(c)所示的将寄存器的内容向左移位的寄存器称为左移寄存器。图中,移位的同时,假定从最左或最右补入一位0。图4－15移位寄存器

中规模移位寄存器的种类很多,表4－9列出了几种常见的移位寄存器及其基本特点。由表可见,中规模移位寄存器的功能主要从它的位数、输入方式、输出方式以及移位方式

来区分。

4LS194是4位通用移位寄存器,具有左移、右移、并行置数、保持、清除等多种功能。其逻辑符号及外引线图如图4－16所示,其功能表如表4－10所示。图4－1674LS194逻辑符号及外引线图

图4－17所示是一个移位寄存器实物电路。图4－17移位寄存器实物电路

4.3.3移位寄存器的应用

移位寄存器可以用来实现数据的串/并转换,也可以构成移位型计数器,进行计数、分频,还可构成串行加法器、序列信号发生器、序列信号检测器等等。

【例4－3】分析图4－18所示时序电路,设初态为0000,画出状态图。图4－18图4－18

其状态表如表4－11所示,其状态图如图4－19所示。图4－19例4－3状态图

【例4－4】分析图4－20所示时序电路,设初态为0000,画出状态图。

解S1S0=10,这样74LS194工作方式为左移位方式。由于SL=QA,所以QAQBQCQD在时钟脉冲CP的作用下从0000开始按表4－12所示转换。图4－2074LS194构成的计数器电路图

根据表4－12,可以画出状态图,如图4－21所示。由图4－21可以得出该电路为八进制移位型计数器;每一路输出信号的周期是时钟信号CP周期的八倍,所以是一个八分频

器;每一路输出信号周期性变化,所以也可以看做一种序列信号发生器。图4－214LS194构成的计数器状态图

任务4存储器与可编程逻辑器件

存储器是一种能存储二进制信息的器件。计算机系统的存储器可分为两类:一类用于保存正在处理的指令和数据,CPU可以直接对它进行访问,通常称为主存储器(或内存);另一类由能记录信息的装置组成,CPU需要使用其所存放的信息时,将信息读入内存。这类存储器称为外存储器或海量(MassStorage)存储器。

微型计算机中的存储器按物理介质不同,存在多种分类,如图4－22所示。

磁表面存储器常用于组成外存储器,半导体存储器件用来组成内存储器。主存储器总是由只读存储器件(ROM)和随机存储器件(RAM)两类器件组成的;RAM中的任何一个

数据可以被随机读取或修改,而ROM中的数据只能被读取。本节重点介绍半导体存储器中的随机存取存储器。图4－22存储器的分类及实物图

4.4.1随机存储器RAM

随机存取存储器(RAM)简称随机存储器或随机读/写存储器。RAM正常工作时,可以随时对任何地址的数据进行读取或写入操作,但断电后器件中所存储的信息也会随之消

失,因此是易失性存储器。而磁表面存储器,断电后器件中所存储的信息不会随之消失,因此是非易失性存储器。

根据制造工艺的不同,RAM可分为双极(TTL)型RAM和单极(MOS)型RAM,双极型RAM的存取速度高,可达10ns甚至更高,但功耗较大,集成度较低;MOS型RAM功耗小,集成度高。

1.各种随机存储器的特点

1)DRAM(DynamicRAM,动态随机存储器)

DRAM的集成度高、功耗低,因为需要不断刷新,所以读取速度慢一些。

2)EDORAM(ExtendedDataOutRAM,扩展数据输出随机存储器)

EDORAM是在普通DRAM的接口上增加了一些逻辑电路,以减少定位读取数据时的延时,从而提高了数据的存取速度。

3)BEDORAM(BurstExtendedDataOutputRAM,突发扩充数据输出随机存储器)

突发模式技术是假定CPU要读的下四个数据的地址是连续的,同时启动对它们的操作,可更大地增加RAM的带宽。

4)SDRAM(SynchronousDRAM,同步动态随机存储器)

SDRAM与系统时钟同步,以相同的速度同步工作,这样就可以取消等待周期,减少数据存储时间。

5)SDRAMⅡ

同步动态随机存储器Ⅱ(SDRAMⅡ),也称DDR(DoubleDataRate),其核心以SDRAM为基础,但在速度和容量上有明显提高。

6)CDRAM(CachedDRAM,高速缓存随机存储器)

CachedDRAM把高速的SRAM存储单元集成至DRAM芯片中,作为DRAM内部的缓存,其两者存储单元间通过内部总线相连。

7)SLDRAM(SyncLinkDRAM,同步链接动态随机存储器)

SLDRAM是一种增强和扩展的SDRAM架构,它将当前的4体(Bank)结构扩展到16体,并增加了新接口和控制逻辑电路,同SDRAM一样使用每个脉冲前沿传输数据。

8)RDRAM(RambusDRAM)

RDRAM是由Rambus公司开发的具有系统带宽、芯片到芯片接口设计的新型高性能DRAM,能在很高的频率范围内通过一个简单的总线传输数据。

9)ConcurrentRDRAM(并行型RDRAM)

并行型RDRAM属第三代RDRAM,在处理图形和多媒体程序时可达到非常高的带宽,即使在寻找小的、随机的数据块时也能保持相同的带宽。

10)DirectRDRAM

DirectRDRAM是RDRAM的扩展,它使用了同样的RSL(RambusSignalingLogic,Rambus信号逻辑)技术,但其接口宽度达到16位,频率达到800MHz,效率更高。

11)PC100SDRAM

PC100SDRAM又称SPD(SerialPresenceDetect)内存,这是专为支持100MHz主板外频的芯片组所匹配的带有SPD的新一代内存条。SPD为内存的一种新规范,就是在

SDRAM内存上加入一颗很小的EEPROM,可以预先将内存条的各种信息如内存块种类、存取时间、容量、速度、工作电压等写入其中。

2.随机存储器RAM的存储单元

RAM核心的部件是存储矩阵中的存储单元。按工作原理,RAM的存储单元分为静态和动态两种。按存储单元所用的器件,RAM可分为双极型和MOS型两种。

1)静态存储单元

图4－23所示是六管MOS静态存储单元,图中V1~V4由两个交叉耦合连接的反相器组成基本RS触发器,用以存储一位二进制信息。V5、V6管是由数据选择端Xi控制的

门控管,控制触发器与数据线的接通与断开。上述六只MOS管构成了一个静态存储单元。图4－23六管MOS静态存储单元

2)动态存储单元

动态RAM的基本存储电路,是利用MOS管栅源间电容对电荷的暂存效应来实现信息存储的。为避免所存信息的丢失,必须定时给电容补充漏掉的电荷,这一操作称为刷新。

常见的MOS动态存储电路有单管电路、三管电路和四管电路等。为了提高存储器的集成度,目前大容量的动态RAM大多采用单管MOS动态存储电路。

单管MOS动态存储电路结构如图4－24所示,图中的电容C用于存储信息,V为门控管。图4－24单管MOS动态存储单元

由于门控管和电容C的漏电,C上的电荷会随时间逐渐减少,因此在不对该单元进行操作时,为了能长时间保存数据,必须定时进行刷新操作,刷新的过程是:先将该数据读出来,然后立即回写回去。

动态RAM的优点是单元电路结构简单,单片集成度高,功耗比静态RAM低,且价格更便宜。其缺点是需要刷新和再生操作,另外,由于电容中信号较弱,读出时需要进行放大。

3.随机存储器RAM的结构

RAM由存储矩阵、地址译码器、读/写控制器三部分组成,如图4－25所示。图4－25RAM的结构框图

1)存储矩阵

存储矩阵由若干存储单元组成,一个存储单元称为存储器的一个字,每个存储单元由若干个可以存放一位二进制信息的基本存储电路组成,一个存储单元所含有的基本存储电

路的个数,也即能存放的二进制位数称为存储器的“字长”。存储器中的每个字都赋予一个唯一的编号,这个编号称为“地址”。地址以二进制表示,经地址译码器译出后对存储单元中的基本存储电路进行选通,地址译码器输出线称为“字线”。

2)地址译码

在图4－25中,输入的n位地址(A0~An-1)经译码器译出后,2n条字线(W0~W2n-1)中的一条有效,这条有效的字线在存储矩阵的2n个存储单元中选中其中之一。在读/写控制信号的作用下,被选中单元的m个基本存储电路通过m根位线与读/写控制器连通,从而可以通过m位数据输入输出线读出存储单元的内容或者向存储单元写入新内容。

3)读/写与片选控制

数字系统中的RAM一般由多片组成,而系统每次读/写时,只对其中的一片(或几片)进行读/写(或称访问),为此在每片RAM上均加有片选端CS,只有CS=0的RAM芯片才

被选中,可以进行读/写操作。CS=1的RAM芯片均为高阻状态,不进行任何操作。

【例4－5】已知Intel2164A是一种采用单管动态存储单元的典型的动态RAM,存储容量为64K×1位。试判断Intel2164A有多少根地址线、多少根数据线。

解由于64K=216,所以Intel2164A的容量为216×1,因此Intel2164A具有16根地址线、1根数据线。

【例4－6】已知芯片HM6116是一种典型的CMOS静态RAM,其引脚排列如图4－26所示。HM6116有11个地址输入端A10…A0、8个数据输入/输出端I/O8~I/O1,试确定HM6116的存储容量。

解由HM6116有11个地址端可知,它有211个字,又由数据输入输出线为8根,可知它的字长为8,所以HM6116的存储容量为211×8,即2K×8。图4－26HM6116引脚排列及封装形式

4.随机存储器RAM的扩展

一片RAM的存储容量是一定的,当一片RAM不能满足存储容量需要时,就得将若干片RAM组合起来,扩展成满足存储容量要求的存储器。RAM的扩展分为字扩展和位扩展两种。

1)位扩展

在存储器芯片的字长不能满足实际存储系统的字长要求时,需要进行位扩展。位扩展可以采用并联方式实现。图4－27是用4片32×1位的RAM扩展为32×4位RAM的存

储系统框图。图中4片RAM的所有地址线、R/W、CS分别对应并接在一起,而每一片的I/O端作为整个RAM的I/O端的一位。图4－27RAM的位扩展连接

2)字扩展

在RAM的数据位数I/O满足系统要求而字数达不到要求时,需要字扩展。字数若增加,地址线也要相应增加。每增加一位地址,系统中存储单元数(字数)就增加一倍。字扩

展可采用多个芯片地址串联的方式进行扩展,即用高位地址译码输出控制每个芯片的片选端来指定工作的芯片,实现芯片间地址串行连接,从而达到扩展字数的目的。

图4－28是用4片32×1的RAM扩展为128×1的RAM的系统框图。图中,译码器的输入是系统的高位地址A5、A6,译码输出分别连到4片RAM的片选端CS,使各RAM按地址轮流工作,整个系统字数扩大了4倍,而字长不变。图4－28RAM的字扩展连接

4.4.2只读存储器ROM

1.ROM的基本原理

ROM

在正常工作时只能读取信息,而不能写入信息。ROM中的信息是在制造时或用专门的写入设备写入的,可以长期保存,断电后信息也不会丢失,因此是非易失性存储器。

ROM又分为掩膜ROM、可编程ROM(PROM,ProgrammableROM)和可擦除可编程ROM(EPROM,ErasableProgrammableROM)等几种类型。

ROM的一般结构如图4－29所示。它主要由地址译码器、存储矩阵及读/写控制电路组成。存储矩阵是存放信息的主体,它由许多存储单元排列组成。每一个存储电路存放一位二进制代码(0或1),若干个存储电路组成一个字。图4－29ROM的一般结构

图4－30所示为一个4×3的ROM未编程时的阵列图。图4－31是该ROM编程后的阵列图。读出数据时,首先输入地址码,同时送入输出缓冲器三态控制端有效信号,使输

出缓冲器工作,则在数据输出端D3~D0可以获得该地址对应字中所存储的数据。图4－30未编程时的ROM阵列图图4－31编程后的ROM阵列图

例如,当所以W0被选中,读出W0对应字中的数据D3D2D1D0=1100。当A1A0为01、10、11时,依次读出的数据是1001、1010、1101。该ROM存储的数据如表4－13所示。

2.ROM在组合逻辑设计中的应用

用ROM实现组合逻辑的基本原理可从“存储器”和“与或逻辑网络”两个角度来理解。从存储器的角度来看,只要把逻辑函数的真值表事先存入ROM,便可用ROM实现该函数。例如,在表4－13中,将输入地址A1A0视为输入变量,而将D3、D2、D1、D0视为一组输出逻辑变量,则D3、D2、D1、D0就是A1、A0的一组逻辑函数。

用ROM实现逻辑函数一般按以下步骤进行:

(1)根据逻辑函数的输入、输出变量数,确定ROM的容量,选择合适的ROM。

(2)写出逻辑函数的最小项表达式,画出ROM阵列图。

(3)根据阵列图对ROM进行编程。

【例4－7】分析图4－32所示电路,指出该电路的功能。图4－32ROM阵列图

所以Ci+1和Fi的真值表如表4－14所示,容易看出该电路的功能为一位全加器。

3.ROM的编程及分类

ROM的编程是指将信息存入ROM的过程。根据编程和擦除方法的不同,ROM可分为掩膜ROM、可编程ROM(PROM)和可擦除可编程ROM(EPROM)三种类型。

1)掩膜ROM

掩膜ROM中存放的信息是由生产厂家采用掩膜工艺专门为用户制作的,这种ROM出厂时其内部存储的信息就已经“固化”在里边了,所以也称固定ROM。它在使用时只能

读出,而不能写入,因此通常只用来存放固定数据、固定程序和函数表等。这种方法适合大批量产品的生产。

2)可编程ROM(PROM)

PROM在出厂时,存储的内容为全0(或全1),用户根据需要,可将某些单元改写为1(或0)。这种ROM采用熔丝(反熔丝)或PN结击穿的方法编程,由于熔丝烧断或PN结击穿后不能再恢复,因此PROM只能改写一次。对PROM的编程是在编程器上通过计算机来进行的。这种方法适合定型产品的小批量生产。

3)可擦除可编程ROM(EPROM)

EPROM可实现多次编程,早期的EPROM芯片大多采用UVCMOS工艺生产。它的写入方法与PROM相同,擦除则采用紫外线灯通过照射芯片的透明窗口10~30分钟即可

将芯片中的编程信息擦除,以便重新写入。重新写入信息后需要将擦除窗口用非透明材料封住,以防紫外线照射,丢失编程信息。由于它具有擦除功能,因此适合于产品开发。

4)电可擦除的EPROM(E2PROM)

采用UVCOMS工艺的EPROM器件,写入和擦除都需要特定工具(编程器)和紫外线灯,使用很不方便,而E2

PROM

是利用电脉冲对芯片进行写入、擦除的芯片。在E2

PROM

的储存单元中采用了浮栅隧道氧化层MOS管(Flotox),它有两个栅极:控制极GC和浮置栅GF。Flotox管的特点是浮置栅和漏极之间有一个氧化层极薄的隧道区。由于其隧道效

应,Flotox管的信息可以利用一定宽度的电脉冲擦除和编程。有的E2PROM芯片内部含有编程电压发生器,单字节或整片写入就像存入RAM一样。E2PROM与RAM的不同之

处是,掉电后存入的信息不会丢失。这种E2

PROM器件不需要专用电路即可实现编程。

5)快闪存储器(FlashMemory)

快闪存储器是新一代电信号擦除的可编程ROM。它既吸收了EPROM结构简单、编程可靠的优点,又保留了E2PROM用隧道效应擦除的快捷的特性,而且集成度可以很高。

快闪存储器的写入方法和EPROM相同,即利用雪崩注入的方法使浮栅充电。其擦除方法是利用隧道效应进行的,类似于E2PROM的写0操作,但一次只能擦除一个扇区(一个扇区包含连续的若干个存储单元)或整个芯片的所有数据,这是不同于E2PROM的一个特点。

4.4.3可编程逻辑器件PLD

PLD经历了从低密度可编程逻辑器件LDPLD(Low-DensityPLD)到高密度可编程逻辑器件HDPLD(High-DensityPLD)的发展。

第一阶段:PLD诞生及简单PLD发展阶段。

第二阶段:乘积项可编程结构PLD发展与成熟阶段。

第三阶段:复杂可编程器件发展与成熟阶段。

1.可编程逻辑器件PLD的分类

(1)PLD按集成度可分为低密度PLD(LDPLD)和高密度PLD(HDPLD)。

LDPLD的主要产品有只读存储器PROM(ProgrammableRead-OnlyMemory)、可编

程逻辑阵列PLA(ProgrammableLogicArray)、可编程阵列逻辑PAL(ProgrammableArrayLogic)、通用逻辑阵列GAL(GenericArrayLogic)。这些器件结构简单,具有成本低、速度高、设计简便等优点,但其规模较小,难以实现复杂逻辑。

(2)前面提到的PLD器件都是从“与—或阵列”和“门阵列”两类基本结构发展而来的,所以可编程器件从结构上可分为两大类,即乘积项结构器件和查找表结构器件。

乘积项结构器件的结构为“与—或阵列”,大部分简单PLD和CPLD都属于此类器件。

查找表结构器件由简单的查找表组成可编程门,再构成阵列形式。FPGA属于此类器件。

(3)从编程工艺上划分,可分为四类:

一次性编程型的熔丝(Fuse)或反熔丝(Antifuse)结构器件:如PROM、个别FPGA(如Actel公司的FPGA)。

紫外线擦除电可编程的UVCMOS结构器件:如EPROM。

电擦除电可编程的E2CMOS结构或Flash结构器件:如CPLD等。

SRAM结构器件:如大部分的FPGA器件。

2.PLD的简化表示方法

逻辑电路通常用逻辑图来表示,而传统的表示方法对于大规模集成电路而言,一方面不易读和画,另一方面描述困难,设计方和使用方都不易接受。因此,厂家和用户都广泛

接受一种与传统方法不同的简化表示法。

PLD的输入缓冲器和输出缓冲器都采用了互补输出结构,其表示法如图4－33所示。图4－33PLD缓冲器表示法

PLD与门表示法如图4－34所示,图中与门的输入线通常画成行(横)线,与门的所有输入变量都称为输入项,并画成与行线垂直的列线以表示与门的输入。列线与行线的相交

处若有“·”,表示有一个耦合元件固定连接;“×”表示编程连接;交叉处若无标记则表示不连接(被擦除)。与门的输出称为乘积项P,图中与门的输出P=ABD。或门使用类似的

方法表示,如图4－35所示。图4－34PLD与门表示法图4－35

3.PLD的结构

1)ROM结构

ROM是最早出现的PLD器件。ROM具有典型的PLD结构——与逻辑阵列和或逻辑阵列,从而可以方便地实现任何组合逻辑函数。大规模的ROM也常作为存储器使用。

ROM包含一个不可编程的与阵列和一个可编程的或阵列,如图4－37所示。图中清楚地表明了不可编程的与阵列和可编程的或阵列。为了简便起见,也可以简化为图4－38

所示。图4－37ROM基本结构图4－38ROM结构的简化表示

2)PLA结构

PLA由可编程与阵列和可编程或阵列构成,它的基本结构如图4－39所示。PLA输出端产生的逻辑函数为简化的与或式。图4－39PLA基本结构

3)PAL/GAL结构

PAL是由可编程与阵列和固定的或阵列构成的,它的输出乘积项的个数是固定的,输出为若干个乘积项之和,输出方式灵活多样,应用广泛。其结构如图4－40所示。图4－40PAL和GAL基本结构

4)PLD器件的基本结构

PLD器件的基本结构框图如图4－41所示,电路的主体是由门构成的“与阵列”和“或阵列”,可以用来实现组合逻辑函数;输入电路由缓冲器组成,可以使输入信号具有足够的驱动能力,并产生互补输入信号。图4－41PLD器件基本结构框图

输出电路可以提供不同的输出结构,如直接输出(组合输出)或通过寄存器输出(时序输出)。此外,输出端口通常有三态门,可以通过三态门控制数据直接输出或反馈到输入端。通常PLD电路中只有部分电路可以编程或组态,表4－15中列出了四种PLD电路的结构特点。软件仿真

计数电路的计算机仿真实验

图4－427490N构成的十进制计数器电路

也可以用逻辑分析仪测试电路的输出波形来验证分析的结果。逻辑分析仪测试出的电路波形如图4－43所示,显然输出也按0000、0001、0010、0011、0100、0101、0110、0111、1000、1001循环。4－43逻辑分析仪测试出的电路波形

2.用74LS90构成二十四进制计数器。

其仿真电路如图4－44所示,可以看出其输出在0、1、2~23之间循环。

3.用74160N构成六十进制计数器。

(1)在器件库中选中两个74160N,其中U1为低位,U2为高位。U1(个位)清零端CLR、计数控制端ENP、ENT接高电平(VCC)。

(2)时钟取方波信号V1作为74160N计数输入,CLK=200Hz。

(3)由于置数端LOAD同步作用,U1和U2输入端的数据DCBA都取0000,LOAD取U2(十位)QCQA和U1(个位)QDQA的与非,即当U2(高位)QDQCQBQ=0101,U1(低位)QDQCQBQ=1001时,LOAD=0,下一个时钟脉冲上升沿到来,计数器置入并行数据0000、0000。

(4)用两个带译码的七段LED数码管接QDQCQBQA。

(5)启动仿真开关,数码管循环显示00,01,…,59。图4－4474LS90实现模二十四进制计数器仿真电路

其仿真电路如图4－45所示。图4－4574160N构成六十进制计数器

项目实施

数字电子钟实际上是一个对标准频率(1Hz)进行计数的计数电路。由于计数的起始时间不可能与标准时间(如北京时间)一致,故需要在电路上加一个校时电路;同时,标准的1Hz时间信号必须做到准确、稳定,其电路通常采用石英晶体振荡器电路构成。

时间计数电路由秒计数器、分计数器及时计数器电路构成,其中秒计数器、分计数器为六十进制计数器,时计数器为二十四进制计数器。把前面74LS90构成的二十四进制计

数器和用74LS160构成的六十进制计数器两个仿真结合起来,就可以作为数字钟的核心电路。我们将秒信号送入计数器进行计数,把累计的结果以“时”、“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器、译码器、显示器构成,“分”、“秒”显示分别由六十进制计数器、译码器、显示器构成。

下面对数字电子钟原理框图4－2中的各个模块进行设计。

一、标准信号产生电路

秒信号电路是数字电子钟的核心部分,它的准确度和稳定度决定了数字电子钟的质量。秒信号发生电路产生频率为1Hz的时间基准信号,通常用石英晶体振荡器构成信号产生电路。石英晶体振荡器给数字电子钟提供了一个频率为32768(215)Hz的稳定方波信号,经过15级二分频,获得了1Hz的秒脉冲,可以保证数字电子钟的走时准确及稳定。

1.石英晶体振荡器

用555定时器构成的多谐振荡器其振荡频率不稳定,容易受温度、电源电压波动和RC参数误差的影响。而在数字系统中,矩形脉冲信号常用作时钟信号来控制和协调整个系统的工作,控制信号频率不稳定会直接影响系统的工作,在对振荡器频率稳定度要求很高的场合,常采用石英晶体构成的石英晶体多谐振荡器。

石英晶体是一种具有压电效应的谐振器件,它的电抗频率特性及符号如图4－46所示。石英晶体具有很好的选频特性,由电抗频率特性可知,石英晶体有两个谐振频率。当f0=fs时,为串联谐振,石英晶体的电抗X=0,信号最容易通过;当f0=fp时,为并联谐振,石英晶体的电抗无穷大,信号将被晶体衰减。石英晶体的固有频率只与晶体的几何尺寸有关,将其加工成不同尺寸就可得到不同频率的石英晶体。用石英晶体组成的多谐振荡器,既可工作于串联谐振频率fs,也可工作于并联谐振频率fp。图4－46石英晶体多谐振荡器

1)并联石英晶体多谐振荡器

图4－47所示为由CMOS反相器组成的并联石英晶体多谐振荡器。RF为反馈电阻,用以使非门(反相器)G1工作在静态电压传输特性的转折区,RF值通常取5~10MΩ。反馈系数取决于C1和C2的比值,C1还可微调振荡频率。图4－47并联石英晶体多谐振荡器

2)串联石英晶体多谐振荡器

图4－48所示为由反相器组成的串联石英晶体多谐

振荡器。C1为非门(反相器)G1和非门(反相器)G2间的

耦合电容,R1和R2用以使非门(反相器)G1和非门(反相

器)G2工作在电压传输特性的转折区。图4－48串联石英晶体多谐振荡器

2.分频器

1)14级二分频电路的实现

CD4060是14位二进制串行计数/分频器和振荡器集成电路芯片。CD4060内部分为两部分,其中一部分是14级计数/分频器,其分频系数为16~16348;另一部分既可与外接电阻和电容构成RC振荡器,又可与外接石英晶体构成高精度的石英晶体振荡器。CD4060的内部逻辑框图如图4－49所示。图4－49CD4060的内部逻辑框图

CD4060为一个分频集成电路,Q4~Q14为各个频率

输出端,引脚8为接地端,引脚16为正电源端;R为复位端,当其为高电平时,计数器清零且振荡器无效。

CD4060集成电路的引脚排列如图4－50所示。

CD4060集成电路的逻辑功能见表4－16。图4－50CD4060集成电路引脚排列

2)1级二分频电路的实现

石英晶体振荡器发出的脉冲信号为32768Hz,通过计算可知,对这个信号进行15次二分频后可得1Hz的秒信号。但分频器CD4060只能进行14次二分频,在收到了振荡电路的方波信号后,其输出端得到2Hz信号。还需再进行一次分频,这里选用D触发器进行一次二分频。双D触发器74LS74在项目三已做过详细介绍,其分频后的波形如图4－51所示。图4－51D触发器构成二分频工作电路波形图

3.秒信号产生电路

数字电子钟大多采用的是32768(215)Hz石英晶体振荡器,该电路主要应用了CD4060芯片。CD4060是14级二进制计数器/分频器/振荡器,它与外接电阻、电容、石英晶体共

同组成215=32768Hz振荡器,并进行14级二分频,再外加1级D触发器(74LS74)二分频,输出1Hz的时基秒信号。通过上面的分析,得到由石英晶体振荡器和分频器构成的秒信号产生电路,如图4－52所示。图4－52由石英晶体振荡器和分频器构成的秒信号产生电路

二、计数电路

1.秒、分计数电路

秒的计数采用的是六十进制计数制,秒计数电路的作用就是对输入的秒信号进行计数,得到秒数,并送到秒位的显示电路;同时,每计数满60(达到60s)就将本位清零,并产生向分位的进位信号。分的计数采用的也是六十进制计数制,工作原理和秒位一样。

要实现六十进制这一要求,可选用的中规模集成计数器较多,如74LS90、74LS190、74LS160及74LS161等。现采用两片74LS160中规模集成十进制计数器构成六十进制计数器电路,一块组成十进制,另一块组成六进制,组合起来就构成了六十进制计数器。当十位出现0110时,产生反馈清零信号。六十进制计数器电路如图4－53所示。也可以采用

图4－45所示的74160N构成六十进制计数器电路。图4－53六十进制计数器电路

2.时计数电路

时计数电路为二十四进制计数器,可选用的中规模集成计数器有74LS90、74LS190、74LS160及74LS161等。现在采用两片74LS160中规模集成十进制计数器构成二十四进制计数器电路,当高位出现0010状态,低位为0100状态,即计到第24个来自分计数电路的进位信号时,采用反馈清零法将产生的反馈清零信号反馈到异步清零端。时计数电路(二十四进制计数器)如图4－54所示。也可以采用图4－46所示的74LS90构成二十四进制计数器电路。图4－54二十四进制计数器电路

三、译码、显示电路

秒信号经秒计数器、分计数器、时计数器之后,分别得到“秒”个位、十位,“分”个位、十位以及“时”个位、十位的计时输出信号,然后送至译码显示电路,以便实现用数字显示时、分、秒的要求。

选用器件时要考虑译码器和显示器件的相互配合:一是驱动功率要足够大;二是逻辑电平要匹配。采用共阴极的LED数码管作为显示器件时,应采用输出为高电平的译码电

路,且因数码管工作电流较大,不能采用普通TTL译码器,应选用功率门或者OC门,这里显示译码器采用74LS248芯片。“时”、“分”、“秒”的译码和显示电路完全相同,均使用七段显示译码器74LS248直接驱动LED数码管LC501111。秒位译码和显示电路如图4－55所示。也可以采用任务二中的译码和显示电路。图4－55秒位的译码器和显示电路

74LS248和LC5011-11的引脚排列如图4－56所示。74LS248显示译码器输出为高电平有效,LC501111为共阴极的LED数码管。图4－5674LS248和LC501111的引脚排列

四、校时电路

在刚接通电源或者时钟走动出现误差时,都需要对时间进行校正。

1.单次或连续脉冲校时电路

将校正开关置于手动位置,分别对时、分、秒进行单独计数,计数脉冲有单次或连续脉冲输入,校正电路如图4－57所示。图4－57“时”、“分”、“秒”单次或连续脉冲校正电路图

2.加速等待法校时电路

校时电路也可以采用图4－58所示校正电路。“秒”校正采用等待校时法: