数字系统设计与VerilogHDL-9版-第3章 原理图与基于IP核的设计

数字系统设计与VerilogHDL(第9版）数字系统设计与VerilogHDL（第9版）第3章

原理图与基于IP核的设计

3.1设计流程3.2原理图设计方式3.3基于IP核的设计3.4锁相环IP核3.5SignalTapII的使用方法3.1设计流程基于QuartusPrime的设计流程3.2原理图设计方式QuartusPrime的主界面输入元件3.2.1半加器设计半加器电路图3.2.1半加器设计使用NewProjectWizard创建工程3.2.1半加器设计设置Directory，Name，Top-LevelEntity对话框3.2.1半加器设计将设计文件加入当前工程中3.2.1半加器设计选择目标器件3.2.1半加器设计选择综合器、仿真器3.2.1半加器设计工程信息汇总显示3.2.1半加器设计创建元件符号对话框3.2.1半加器设计3.2.21位全加器设计１位全加器原理图选择菜单Processing→StartCompilation，或者单击按钮，即启动了完全编译，完全编译包括如下5个过程：

分析与综合（Analysis&Synthesis）；适配（Fitter）；装配（Assembler）；定时分析（TimeQuestTimingAnalysis）；网表文件提取（EDANetlistWriter）。3.2.3编译编译信息汇总3.2.3编译建立QuartusPrime和Modelsim的链接3.2.4仿真设置仿真文件的格式和目录3.2.4仿真自动生成的TestBench模板文件3.2.4仿真对TestBench进一步设置3.2.4仿真1位全加器时序仿真波形图3.2.4仿真目标板为DE10-Lite，目标器件为10M50DAF484C7G。选择菜单AssignmentsPinPlanner，在PinPlanner对话框中进行引脚的锁定。本例5个引脚的锁定如下：A →PIN_C10 SW0（拨动开关）B →PIN_C11 SW1（拨动开关）CIN →PIN_D12 SW2（拨动开关）SUM →PIN_A8 LEDR0（LED灯）COUT →PIN_A9 LEDR1（LED灯）3.2.5下载编程下载窗口3.2.5下载定制ROM核SaveIPVariation对话框3.3基于IP核的设计基于lpm_rom实现的4×4无符号数乘法器原理图3.3基于IP核的设计ROM存储器的内容存储在*.mif文件中3.3基于IP核的设计WIDTH=8;DEPTH=256;ADDRESS_RADIX=UNS;DATA_RADIX=UNS;CONTENTBEGIN[0..16]:0;17:1;18:2;19:3;20:4;...mult_rom.mif文件内容如下250:150;251:165;252:180;253:195;254:210;255:225;END;4×4无符号数乘法器波形仿真结果3.3基于IP核的设计用altpll锁相环IP核实现倍频和分频，将输入的50MHz时钟信号产生两路输出，一路输出9MHz（占空比为50%）分频信号，一路输出有5ns相移的100MHz（占空比为40%）倍频信号，并进行仿真验证。3.4锁相环IP核用altpll锁相环宏模块实现倍频和分频选择芯片和设置参考时钟用altpll锁相环宏模块实现倍频和分频锁相环端口设置用altpll锁相环宏模块实现倍频和分频输出时钟c0设置用altpll锁相环宏模块实现倍频和分频输出时钟c1设置用altpll锁相环宏模块实现倍频和分频选择需要的输出文件格式用altpll锁相环宏模块实现倍频和分频锁相环电路仿真波形（Modelsim）用altpll锁相环宏模块实现倍频和分频3.5SignalTapII的使用方法嵌入式逻辑分析仪SignalTapII为设计者提供了一种方便高效的硬件测试手段，它可以随设计文件一起下载到目标芯片中，捕捉目标芯片内信号节点或总线上的数据，将这些数据暂存于目标芯片的嵌入式RAM中，然后通过器件的JTAG端口，将采集到的信息和数据送到计算机进行显示，供调试者分析。调入待测信号SignalTapII参数设置窗口SignalTapII数据窗口显示的实时采样的信号波形3-1基于Quartus软件，采用原理图设计方式，使用D触发器设计一个2分频电路；并在此基础上，设计一个4分频和8分频电路并进行仿真。3-2基于Quartus软件，采用原理图设计方式，用74161设计一个模10计数器，并进行编译和仿真。3-3基于QuartusPrime软件，用74161设计一个模99的计数器，个位和十位都采用8421BCD码的编码方式设计，分别用置0和置1两种方法实