CN108417241B 用于检测双胞基元存储器的结构和方法（格芯美国公司）

(19)国家知识产权局(12)发明专利(10)授权公告号CN108417241B(65)同一申请的已公布的文献号(30)优先权数据D·L·阿南德(74)专利代理机构北京市中咨律师事务所US2016064058A1,2016.03.03US2013148432A1,2013.06.13审查员王曦用于检测双胞基元存储器的结构和方法本发明涉及用于检测时间依赖介质击穿短路和信号留余测试的电路和方法。本公开涉及一种结构，其包括被配置为编程多个写入操作的双胞基元存储器、连接到所述双胞基元存储器并被配置为感测电流差分并锁存基于所述电流差分的差分电压的电流感测放大器、以及连接到所述电流感测放大器并被配置为向所述电流感测放A锁存B21.一种用于检测双胞基元存储器的结构，包括：双胞基元存储器，被配置为编程多个写入操作；电流感测放大器，连接到所述双胞基元存储器并被配置为感测电流差分并锁存基于所述电流差分的差分电压；以及至少一个电流源，连接到所述电流感测放大器并被配置为向所述电流差分添加偏移电流以产生所述差分电压。2.根据权利要求1所述的结构，其中所述双胞基元存储器包括第一NFET器件和第二3.根据权利要求2所述的结构，其中所述电流感测放大器通过真位线和补位线连接到所述双胞基元存储器阵列。4.根据权利要求3所述的结构，其中所述至少一个电流源被配置为将所述偏移电流添加到所述电流感测放大器的所述真位线和所述补位线以产生所述差分电压。5.根据权利要求1所述的结构，其中所述电流感测放大器包括被配置为存储所述差分电压的锁存器。6.根据权利要求1所述的结构，还包括留余调整电路，其包括多个晶体管和所述至少一个电流源，以及所述留余调整电路通过真位线和补位线被连接到所述电流感测放大器。7.根据权利要求6所述的结构，其中所述多个晶体管基于多个感测放大器输入留余信号来确定所述偏移电流的幅值。8.根据权利要求7所述的结构，其中所述留余调整电路中的所述多个晶体管都是NFET器件。9.一种用于检测双胞基元存储器的方法，包括：将连接到双胞基元存储器阵列的感测放大器偏移到已知逻辑状态；在连接到所述双胞基元存储器阵列的多个字线被关闭的情况下读取所述感测放大器响应于所述感测放大器的所述输出是所述已知逻辑状态的相反逻辑状态，检测所述双胞基元存储器的时间依赖介电击穿故障；以及响应于检测到所述时间依赖介电击穿故障而屏蔽所述双胞基元存储器的位。10.根据权利要求9所述的方法，还包括以预定编程间隔编程所述双胞基元存储器。11.根据权利要求10所述的方法，其中，在将所述感测放大器偏移到所述已知逻辑状态之前，以所述预定编程间隔编程所述双胞基元存储器。12.根据权利要求10所述的方法，其中所述预定编程间隔是小于8毫秒的时间间隔。13.根据权利要求10所述的方法，其中以所述预定编程间隔编程所述双胞基元存储器还包括将写入脉冲施加到所述双胞基元存储器阵列的多个栅极。14.根据权利要求10所述的方法，还包括：响应于没有检测到所述时间依赖介电击穿故障，验证所述双胞基元存储器阵列的输出是与所述双胞基元存储器阵列的输入相同的值。15.根据权利要求14所述的方法，还包括响应于验证所述双胞基元存储器阵列的所述输出是与所述双胞基元存储器阵列的所述输入相同的值，屏蔽所述双胞基元存储器的位。16.根据权利要求9所述的方法，其中所述双胞基元存储器阵列被包括在非易失性一次可编程存储器中。317.一种用于检测双胞基元存储器的方法，包括：以预定编程间隔编程双胞基元存储器；将连接到所述双胞基元存储器的感测放大器偏移到已知逻辑状态；在连接到所述双胞基元存储器阵列的多个字线被关闭的情况下读取所述感测放大器响应于所述感测放大器的所述输出是所述已知逻辑状态的相反逻辑状态，检测所述双胞基元存储器阵列的时间依赖介质击穿故障；以及响应于检测到所述时间依赖介电击穿故障而屏蔽所述双胞基元存储器的位。18.根据权利要求17所述的方法，还包括：响应于没有检测到所述时间依赖介电击穿故障，验证所述双胞基元存储器阵列的输出是与所述双胞基元存储器阵列的输入相同的值，以及响应于验证所述双胞基元存储器阵列的所述输出是与所述双胞基元存储器阵列的所述输入相同的值而屏蔽所述双胞基元存储器阵列的位。4技术领域[0001]本公开涉及检测时间依赖介质击穿(TDDB)短路和信号留余(margin)测试，更具体地，涉及用于非易失性存储器阵列的用于检测时间依赖介质击穿(TDDB)短路和信号留余测试的电路和方法。背景技术[0002]存在代表嵌入式非易失性存储器(NVM)技术的各种类型的一次性可编程存储器胞基元(twin-cell)的大的阈值电压移动。此外，取决于O周期的数量可能会显着变化。写入操作中的每一个包括这样的写入，在该写入之后进行用以检查介质击穿的位线泄漏测试以及用以检查基元是否被写入的验证(即，读取)。约8毫秒。此外，编程发生在高字线电压(约2伏特)和抬高(即，升高)的源极线(大约1.5伏特)时，升高的源极线引起流过被编程的晶体管的大约2mA的电流。这种高应力操作迫使电子被捕获在被编程的晶体管的氧化物中，从而移动晶体管的阈值电压。这种类型的OTPM被称为电荷陷阱存储器。在这种情况下，时间依赖介质击穿(TDDB)导致具有电阻的字线到位线短路，这导致其他并行基元在编程和读取期间具有缺陷的字线。发明内容[0004]在本公开的一个方面中，一种结构包括被配置为编程多个写入操作的双胞基元存储器、连接到所述双胞基元存储器并被配置为感测电流差分并锁存基于所述电流差分的差分电压的电流感测放大器、以及连接到所述电流感测放大器并被配置为向所述电流差分添加偏移电流以产生所述差分电压的至少一个电流源。[0005]在本公开的另一方面，一种方法包括将连接到双胞基元存储器阵列的感测放大器偏移到已知逻辑状态，在连接到所述双胞基元存储器阵列的多个字线被关闭的情况下读取所述感测放大器的输出，以及响应于所述感测放大器的所述输出是所述已知逻辑状态的相反逻辑状态，检测所述双胞基元存储器的时间依赖介电击穿(TDDB)故障。[0006]在本公开的另一方面，一种方法包括以预定编程间隔编程双胞基元，将连接到所述双胞基元存储器阵列的感测放大器偏移到已知逻辑状态，在连接到所述双胞基元存储器阵列的多个字线被关闭的情况下读取所述感测放大器的输出，以及响应于所述感测放大器的所述输出是所述已知逻辑状态的相反逻辑状态，检测所述双胞基元存储器阵列的时间依附图说明[0007]在下面的详细描述中，通过本公开的示例性实施例的非限制性示例参考所述多个附图来描述本公开。5[0008]图1示出了根据本公开的方面的多步写入操作。[0009]图2示出了根据本公开的方面的具有留余调整的电流感测放大器。[0010]图3示出了测试根据本公开的方面的具有留余调整的电流感测放大器。[0011]图4示出了根据本公开的方面的编程操作的方法。[0012]图5示出了根据本公开的方面的编程操作的真/补视图。具体实施方式[0013]本公开涉及检测时间依赖介质击穿(TDDB)短路和信号留余测试，更具体地，涉及用于非易失性存储器阵列的用于检测时间依赖介质击穿(TDDB)短路和信号留余测试的电路和方法。在更具体的实施例中，每个写入验证周期内的位线泄漏测试将确保被编程的晶作将停止被写入，从而防止对晶体管施加进一步应力并允许其他基元继续被写入。[0014]在非易失性基元中，阈值电压(Vt)移动取决于被俘获在一对场效应晶体管(FET)的氧化物中的电荷。编程FET增加了阈值电压(Vt),这会提高损坏氧化物(即，FET的栅极短双胞基元是一对薄氧化物高阈值电压(HVT)NFET基器件。NFET晶体管的每个栅极连接到字线WL。真NFET晶体管的源极连接到补NFET晶体管的源极，并且真NFET晶体管和补NFET晶体管二者的源极连接到源极线SL。真NFET晶体管的漏极连接到位线真(BLT),补NFET晶体管的漏极连接到位线补(BLC)。[0016]在OTPM阵列的双胞基元中，用字线WL和经升高的源极线SL(即，升高的源极线间，电荷捕获将向上移动双胞基元中的NFET中的一者(即，补N的阈值电压(Vt),从而弱化晶体管。然后，感测放大器可以比较位线真(BLT)和位线补(BLC)之间的差分电流。此外，在OTPM阵列中，在编程之前，初始[0017]OTPM写入操作可以在许多写入验证周期内进行，以实现基元的大(例如，10的mV)周期的数量会显着变化。希望每次写入操作花费大约8毫秒。因此，留余被并入到写入操作中，使得直到寿命终止(例如10年)因热应力(例如烘烤)等的电荷损耗不会擦除该基元。此外，随时间推移，电荷损耗可能导致在OTPM阵列寿命结束时约30%的阈值电压(Vt)移动的近似损耗。为了在编程非易失性OTPM阵列时解决TDDB故障的这些问题，实施例的操作将遵元被从将来的编程屏蔽掉，这使得能够以最优电压来编程并行的其他基元(例如，没有在另一基元上的因TDDB的缺陷字线)。[0018]图1示出了根据本公开的方面的多步写入操作。在图1的实施例中，多步写入操作单位的时间，y轴是以伏特为单位的电压。在多步写入操作100中，第一写入操作(即，标记6为#1)包括编程操作110、泄漏测试120和读取(即，验证)测试130。双胞基元的栅极。换言之，VPP电压(例如2伏)被施加到连接到双胞基元的栅极的字线。此如图1所示。如图1所示，字线WL宽度是VPP写入脉冲的持续时间。图1中的持续时间和电压可以使用为每个芯片设置的eFUSE选项进行控制。此外，如上所述，写入操作被编程为在预定的时间(例如8毫秒)内完成。[0020]在图1中，在泄漏测试120中，OTPM阵列可以检查由于编程而发生的时间依赖介质击穿(TDDB)故障。为了执行泄漏测试120,感测放大器偏移到已知状态，并且读取操作在没有选择任何字线WL的情况下发生。此外，双胞基元的NFET器件上的TDDB故障被检测为归因于位线泄漏的读取故障。因此，泄漏测试120故障指示基元中的氧化物击穿。此外，对具有作中被屏蔽，以保护它们免于TDDB故障。[0022]在图1中，第二写入操作(即，标记为#2)重复相同的编程操作110、泄漏测试120和读取(即，验证)测试130.然而，在第一次写入操作(即标记为#1)之后，随后的编程操作将屏蔽先前的泄漏测试120失败或通过先前读取(即，验证)测试130的位。[0023]仍然参考图1,泄漏测试120确保位线真正浮置并且没有到接地的缺陷路径。此外，当出现短路的阵列器件(即，氧化物短路)时，位线将具有从位线到接地的路径。在实施例况下运行。然后，感测放大器被倾斜(tilt)以促成状态(即，逻辑状态)。除非位线泄漏导致感测放大器走了错误道路(即，检测与促成的状态相反的状态),否则该感测放大器偏移将产生已知的读取结果。如果感测放大器检测到与促成的状态相反的状态，则泄漏测试120将发生故障。[0024]在写入操作期间，氧化物损坏可能会在保持接地的位线(BLT或BLC)上产生位线泄漏。在读取(即，验证)测试130期间，可以检查该位线以验证对于任何字线WL地址的读取操作，位线仍然能够变高。此外，泄漏测试120可以将感测放大器留余到与入操作)和读取(即，验证)测试130相反的方向。因此，输入/输出(I/0)块将在泄漏测试120期间反转(与编程操作110和读取(即，验证)测试130相比)真写入线信号WGDLT和真写入线补信号WGDLC)。在实施例中，在泄漏测试120期间，写入数据被反转以使感测放大器倾斜以促成其他数据状态。换言之，写入数据将被用于确定感测放大器倾斜。[0025]在本公开的实施例中，一种方法可以包括偏斜连接到双胞基元存储器阵列的感测放大器到已知逻辑状态，在连接到双胞基元存储器阵列的多个字线被关闭的情况下读取感测放大器的输出，以及响应于感测放大器的输出是已知逻辑状态的相反逻辑状态，检测双胞基元存储器的时间依赖介质击穿(TDDB)故障。而且，该方法可以进一步包括响应于检测到TDDB故障而屏蔽双胞基元存储器的位以及以预定的编程间隔编程双胞基元存储器。此7外，以预定编程间隔编程双胞基元存储器在将感测放大器偏移到已知逻辑状态之前发生。预定的编程间隔是大约8毫秒的时间间隔。以预定的编程间隔编程双胞基元存储器还包括将写脉冲施加到双胞基元存储器阵列的多个栅极。[0026]该方法还可以包括响应于验证双胞基元存储器阵列的输出是与双胞基元存储器阵列的输入相同的值，而屏蔽双胞基元存储器的位。此外，双胞基元存储器阵列被包括在非[0027]图2示出了根据本公开的方面具有留余调整的电流感测放大器。在本公开的实施例中，结构可以包括被配置为编程多个写入操作的双胞基元存储器阵列、连接到双胞基元存储器并被配置为感测电流差分并且锁存基于该电流差分的差分电压的电流感测放大器200、以及至少一个电流源，其连接到所述电流感测放大器并被配置为向该电流感测放大器添加偏移电流以产生该差分电压。该偏移电流使得在编程期间使基元留余，并且还模拟基元中已知的编程阈值电压偏移。[0028]双胞基元存储器包括第一NFET器件和第二NFE过真位线(BLT)和补位线(BLC)连接到双胞基元存储器阵列。至少一个电流源被配置为向[0029]电流感测放大器200还包括被配置为存储差分电压的锁存器。留余调整电路300包括多个晶体管和至少一个电流源。留余调整电路300通过真位线(BLT)和互位线(BLC)连接到电流感测放大器200.多个晶体管基于多个感测放大器输入留余信号来确定偏移电流的幅值。最后，留余调整电路300中的多个晶体管都是NFET器件。[0030]具体地，图2示出了电流感测放大器200、0TPM阵列250和留余调整电路300。如图2例中，所选择的基元(例如，0TPM基元0至0TPM基元n中的一个)的真位线(BLT)侧可以具有这样的场效应晶体管(FET),其具有比在补位线(BLC)侧的相应的场效应晶体管(FET)更高的阈值电压。[0031]在图2中，电流感测放大器200包括晶体管T101,其具有连接到电压源VIO的源极、连接到真位线(BLT)的漏极、以及连接到晶体管T103的漏极的栅极。晶体管T103具有连接到真位线真(BLT)的源极、连接到节点A的漏极和连接到晶体管T104的栅极的栅极。晶体管T102具有连接到电压源VIO的源极、连接到晶体管T104的栅极的栅极和连接到补位线(BLC)的漏极。晶体管T104具有连接到补位线(BLC)的源极和连接到节点B的漏极。在图2中，晶体管T105具有连接到节点A的漏极、连接到晶体管T106的栅极的栅极和连接到接地的源极。晶体管T106具有连接到节点B的漏极和连接到接地的源极。栅极和晶体管T108的栅极。此外，晶体管T107的源极连接到晶体管T108的源极。晶体管T107的漏极连接到真位线(BLT),晶体管T108的漏极连接到补位线(BLC)。在OTPM阵列250中，另一个双胞基元阵列包括连接到字线WLn的晶体管T109的栅极和晶体管T110的栅极。晶体管T109的源极连接到晶体管T110的源极。晶体管T109的漏极连接到真位线(BLT),晶体管T110的漏极连接到补位线(BLC)。8[0033]在图2中，可以通过NFET晶体管T105和T106将小的偏置电流施加到电流感测放大器200的真侧(即，具有真位线(BLT)的一侧)和电流感测放大器200的补侧(即，具有补位线到晶体管T102。当进入真位线(BLT)和补位线(BLC)的电流与OTPM基元中的编程阈值电压差不相符时，在节点A和B之间的感测放大器200信号上产生较大的电压差分。大电压差分(即，电压_A和电压_B之间的差)然后被互补金属氧化物半导体(CMOS)锁存器锁存，并被转换成的非易失性存储器。每个0TPM基元包含作为编程结果而具有彼此不同的阈值电压(Vt)的一或T109)具有UI第二晶体管(例如，T108或T110)的阈值电压不同的阈值电压。此外，晶体管n)被以差分晶体管对(例如，T107和T108或T109和T110)设置并且共享字线(例如，字线WL0程基元阈值电压(Vt)的10mV偏移的电流偏移的电流，以及其他开关产生等价于20mV和40mVDACO为0mV(即，平衡感测放大器而无偏斜),DAC1为10mV,DAC2为20mV,DAC3为30mV,DAC4为[0038]在图2中，留余调整电路300的晶体管T111-T120都是NFET器件。在留余调整电路中，晶体管T111具有连接到真位线(BLT)的漏极、连接到真写入线信号WGDLT的栅极和连接到晶体管T113的漏极的源极。晶体管T113具有连接到SA_MARGIN<2>的栅极、以及连接到晶体管T116的漏极的源极。晶体管T116具有连接到电流镜源电压VCMN的栅极和连接到接地的连接到晶体管T117的漏极的源极。晶体管T117具有连接到电流镜源电压VCMN的栅极和连接到晶体管T119的漏极的源极。晶体管T119具有连接到电流镜源电压VCMN的栅极和连接到接地的源极。9[0039]在图2中，晶体管T112具有连接到补位线(BLC)的漏极、连接到真写入线补信号栅极和连接到晶体管T118的漏极的源极。晶体管T118具有连接到电流镜源电压VCMN的栅极和连接到晶体管T120的漏极的源极。晶体管T120具有连接到电流镜源电压VCMN的栅极和连接到接地的源极。[0040]图3示出了根据本公开的方面测试具有留余调整的电流感测放大器。在图3中，测试电路400包括多个双胞基元(即，具有对应字线<0>的双胞基元0到具有对应字线<n>的双胞基元n)、电流模感测放大器450(对应于感测放大器200)、真位线(BLT)、补位线(BLC)、数测试和字线测试。来执行泄漏测试。如果写0信号为高电平而输入，则补位线(BLC)变低，真位线(应于真位线(BLT)变高，数据读出为"1"(即，写入0信号的反转)。在泄漏测试中，测试电路400将补偿从输入信号反转的数据读出。[0042]在图3中，测试电路400可以通过执行与感测放大器倾斜(即，留余或偏斜)组合的读取操作来执行倾斜测试，以便以DAC调整的增量来测量基元不匹配(例如，在该背景下等价10mV基元阈值电压Vt)。倾斜测试在编程之前进行。在这种情况下，希望所有基元都具有倾斜道次的基元被认为是有缺陷的，可以用冗余来修复。在倾斜测试中，数据读出也是从输入信号的反转(类似于泄漏测试反转)。在感测放大器测试中，在写入操作期间，输入信号(写入1或写0)用于从基元中窃取(steal)信号，直到写入克服偏移。此外，在感测放大器测试中，在读取操作期间，输入信号(写入1或写入0)将使读取留余，并且数据读出必须与用于写入该地址的输入信号匹配(即，输入信号匹配输出信号而无反转)。[0043]在图3中，在字线测试和写入操作期间，输入信号用于从基元窃取信号直到写入克服偏移。此外，在字线测试和读取操作中，输入信号将使读取留余，数据读出必须与用于写入该地址的输入信号相匹配(即，输入信号必须匹配输出信号而不反转)。此外，如图3所示，通过留余感测放大器并且通过将电流从真位线(BLT)或补位线(BLC)拉出而倾斜感测放大[0044]图4示出了根据本公开的附加方面的编程操作的方法。在图4中，流程图500示出了根据本公开的实施例的编程操作的方法。在图4中，该方法在步骤505开始。然后，在步骤写入数据反转并执行泄漏测试(即，在没有激活字线的情况下进行读取)。在步骤525,如果没有通过泄漏测试，则在步骤530,通过将写入线强制为低而屏蔽写入。在步骤530之后，该方法进行到步骤535。[0045]如果在步骤525通过泄漏测试，则该方法进入步骤535。在步骤535中，将数据恢复到正常状态，然后执行验证测试(即，用激活的字线进行读取)。在步骤540,将数据输出与数据输入进行比较。在步骤540处如果数据输出等于数据输入，则在步骤545,通过将写入线强制为低而屏蔽写入。在步骤545之后，该方法进行到步骤550。[0046]在步骤540处如果数据输出不等于数据输入，则该方法进入步骤550。在步骤550,写入的总数),则在步骤560完成编程，并且该方法在步骤565结束。然而，如果“k”不等于“j”,则该方法返回到步骤515以执行编程周期“k”,并且该方[0047]图5示出了根据本公开的附加方面的编程操作的真/补视图。例如，图5示出了编程轴上的阈值电压Vt和在y轴上的阈值电压Vt的实例数目(即，样本大小)。[0048]在图610中，在编程之前，OTPM阵列的许多双胞基元不匹配，并且在阈值电压(Vt)的中点附近的实例数目最多。在早期编程之后，如曲线620所示，一些阈值电压(Vt)在两个方向上增加，使得阈值电压(Vt)的中点具有较小的数目，并且远离中点的外部部分具有更若干不再需要编程(即，写入操作)的双胞基元(以更深的阴影示出)。[0049]在图640,编程继续进行，更多的双胞基元(以较暗的阴影显示)不再需要编程。在图650,大多数双胞基元(显示为阴暗色调)不再需要编程，还有一些双胞基元仍然需要编[0050]如现在应该理解的，在本公开的实施例中，线泄漏测试，使得针对时间依赖介质击穿(TDDB)故障来测试被编程的晶体管。如果基元遭受TDD故障(字线WL到位线BL短),则将基元从将来的编程中屏蔽掉，以允许并行的其他基元以最佳字线电压编程。[0051]本公开的用于非易失性存储器阵列的用于检测时间依赖介质击穿(TDDB)短路和信号留余测试的电路和方法可以使用许多不同的工具以多种方式制造。通常，方法和工具用于形成尺寸在微米和纳米级的结构。已经从集成电路(IC)技术中采用了用于制造的方法(即，技术)、本公开的用于检测非易失性存储器阵列的时间依赖介质击穿(TDDB)短路和信号留余测试的电路和方法。例如，这些结构被构建在晶片上，并且通过在晶片顶部上通过光刻工艺图案化的材料的膜实现。特别地，电路的制造和用于