FPGA应用与开发实践教程 课件 项目2 7人表决电路设计

7人表决电路设计项目2VotingCircuit

design学习目标Learninggoal01GRADUATIONTHESIS课程导引CourseGuide应用场景Application02任务描述Taskdescription03任务实施Implementation04问题探究Qexploration05巩固练习Practice06挑战进阶Advanced073学习目标LearninggoalC了解表决电路工作原理目标1能熟练使用QuartusPrime平台进行表决电路的设计与仿真目标3建立模块化的硬件语言工程思维和培养学生发现问题解决问题的能力目标4掌握VerilogHDL模块化设计方法目标24应用场景Application表决器一般用于重要会议等对重要决定的集体投票。其中的表决电路最为一种常见的信息采集、比较和判断的基本电路。其特征主要有：一路或多路投票信息输入可以进行结果判断通过数码管、显示屏、音频等方式显示表决电路实现表决功能的数字/模拟电路，就学习而言常见的有3人、7人和15人表决电路。5任务描述Taskdescription本项目要求基于VerilogHDL语言实现一个七人表决器，并进行功能仿真。任务要求1用七个开关作为表决器的7个输入变量任务要求2输入变量为逻辑“1”时表示表决者“赞同”；输入变量为逻辑“0”时，表示表决者“不赞同”任务要求3当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”，通过；否则为“0”，不通过。任务实施TaskImplementation1.本项目使用的软硬件资源开发平台：QuartusPrime硬件描述语言：VerilogHDLFPGA芯片：采用AlteraCycloneIVE系列的EP4CE6E22C8，有6000多个逻辑单元和92个可用IO口。2/3.技术分析与框架项目任务分析：需设置一个位宽为7输入端口，对应7个表决信号输入端；需要设计一个变量进行表决情况统计；设置一个通过条件进行比较；设置一个位宽为1的输出端口，对应表决结果的输出；搭建模块，设置输入输出端口循环遍历各个表决输入端口，并统计数据的关系运算输出投票结果7任务实施TaskImplementation4.技术设计4.1VerilogHDL表决器电路模块设计七人表决电路符号//部分代码如下：modulevote7_1(pass,vote);input[6:0]vote;//7位的线网类型输入端口outputpass;//输出端口，表示投票结果regpass;//寄存器类型变量passintegeri;//声明一个用于循环计数的整型变量ireg[2:0]sum;//统计赞成票、3位寄存器类型变量

always@(…)//过程语句，逻辑功能实现部分begin…endendmodule8任务实施TaskImplementation4.技术设计4.2always过程语句与触发控制过程块‌使用always或initial关键字来描述在特定条件下执行的逻辑行为。always块通常用于描述时序逻辑，如触发器，它在时钟边沿或信号变化时触发。initial块用于描述在仿真开始时执行的一次性初始化操作。过程块内部可以使用各种Verilog语句，包括条件语句（如if-else、case）、循环语句（如for、while）和时序控制语句（如wait、@）。

触发事件控制包括信号电平触发事件与边沿触发事件语句；其中，电平触发事件指信号的电平发生变化时发生指定的行为，基本语法如下：@(<电平触发事件>)行为语句；@(<电平触发事件1>or<电平触发事件2>or…or<电平触发事件n>)行为语句；其中，“or”可以用英文标点符号“,”代替，各电平触发事件优先级相同。9任务实施TaskImplementation（1）电平触发，多用于组合逻辑电路的设计：

在赋值表达式右端参与赋值的所有信号都必须在always@(敏感电平列表)中列出；

always@(aorborc)e=a&b&c;（2）边缘触发，多用于时序逻辑电路的设计：敏感列表中包括时钟信号和控制信号。

always@(posedgeclkornegedgeclr)(3)每一个always块最好只由一种类型的敏感信号触发，而不要将边沿敏感和电平敏感信号列在一起。

always@(posedgeclkorclr)

//不建议这样用。

10任务实施TaskImplementation4.技术设计4.3循环语句为了实现各投票端口的“赞成”票的统计，可使用循环语句完成。VerilogHDL语言提供了4种循环语句，可用于控制语句的执行次数。所示：while:执行语句直到某个条件不满足；for:执行给定的循环次数；repeat:连续执行语句N次；forever:连续执行某语句；其中，for，while，和repeat是“可综合”的，但循环次数在编译的时候应该确定下来，动态的改变循环次数的语句则不可综合；forever语句是不可综合的，常用于产生各种仿真激励。11任务实施TaskImplementation//while语句while（循环控制条件表达式）begin

语句块end//for循环语句for(循环变量初值；循环条件；循环变量增量)begin语句块end//repeat循环语句repeat(N)begin

语句块end//forever循环语句foreverbegin

语句块end12任务实施TaskImplementation4.技术设计4.4七人表决电路设计表决电路流程图首先完成输入输出端口设置，并通过输入信号vote的电平变化触发always过程块执行。然后，在语句块中使用一个循环语句实现各报警信号的判断并统计“赞成”票数sum；其次，使用if语句判断“赞成”票数是否达到“通过”条件，如通过则置pass为1，否则为0；最后，输出表决电路结果。13任务实施TaskImplementation七人表决电路程序：modulevote7_1(pass,vote);input[6:0]vote;//7位的线网类型输入端口outputpass;//输出端口，表示投票结果是否通过regpass;//寄存器类型变量passintegeri;//声明一个用于循环计数的整型变量ireg[2:0]sum;//用于统计赞成票数的3位的寄存器类型变量sumalways@(vote)beginsum=0;//初始化sum为0，准备累计赞成票for(i=0;i<=6;i=i+1)begin//循环遍历vote的每一位状态

if(vote[i])begin//如果当前位为1（即有人投了赞成票）

sum=sum+1;//累加sum的值endend//for循环结束if(sum[2])begin//票数大于等于4时，sum的最高位为1pass=1;//设置pass为1，表示投票通过endelse//否则，票数小于4，pass为0，未通过pass=0;end//always语句块结束endmodule14任务实施TaskImplementation3人不赞成仿真结果5人赞成仿真结果功能仿真：15问题探究Qexploration问题1在使用VerilogHDL进行电路设计时，电平触发与边沿触发可以混用吗？问题2VerilogHDL中循环语句内的循环次数是否可以根据触发条件灵活变化？该循环语句执行时所需时间是否与循环执行次数相关？16巩固练习Qexploration在现有基础上，设计一个智能交通灯控制系统，具备以下功能：1调整投票人数改用while语句实现15人表决电路设计。2投票人数与通过条件个性化如投票人数为11人，当“赞成”票数大于等