《数字电路与逻辑设计基础》课件-第6章 时序逻辑电路

第6章时序逻辑电路本章要点时序逻辑电路是由触发器构成的，与组合逻辑电路相比，它具有记忆功能，即在时钟脉冲作用下存取数据，这在电子系统中是十分必要的。时序逻辑电路主要分为寄存器和计数器。本章首先介绍时序逻辑电路的分析和设计，然后介绍寄存器和计数器及其应用。交通红绿灯你知道吗？计数器，如何工作的？6.1时序逻辑电路的描述1.描述时序逻辑电路的三个方程组驱动方程组构成框图描述时序逻辑电路的三个方程组输出方程状态方程组输入输出触发器的输入触发器的输出1.描述时序逻辑电路的三个方程组（1）输出方程组：（2）驱动方程组（3）状态方程组6.1时序逻辑电路的描述6.1时序逻辑电路的描述2.时序逻辑电路的分类（1）根据各触发器时钟脉冲的接法：同步和异步同步时序逻辑电路异步时序逻辑电路（2）根据输出和输入的关系：米里型和穆尔型米里型：输出变量与输入变量有关。穆尔型：输出变量与输入变量无关。6.1时序逻辑电路的描述2.时序逻辑电路的分类【例】如图所示为一简单的时序逻辑电路，试写出其输出方程组、驱动方程组和状态方程组，并说明是同步的还是异步的，是米里型还是穆尔型的。解：（1）输出方程组为（2）驱动方程组为（3）状态方程组为：将驱动方程代入触发器的特性方程中，即得到电路的状态方程，即米里型6.2时序逻辑电路的分析

时序逻辑电路的分析是利用某些手段，得出给定电路的逻辑功能（作用）6.2.1同步时序逻辑电路的分析※由于同步时序逻辑电路中，各触发器是在同一时钟作用下，故在分析时可不考虑时钟情况。其步骤如下（1）由所给的逻辑电路写出输出方程组、驱动方程组；（2）将驱动方程组代入触发器特性方程中，得出电路的状态方程组；（3）通过输出方程组和状态方程组列出触发器输出端所有的新态和原态，形成状态转换表。由状态转换表画出状态转换图或时序图；（4）通过状态转换表（图）分析得出电路的逻辑功能；（5）根据状态转换图，判断电路能否自启动。电路自启动是电路中触发器输出的所有状态在时钟作用下自动进入到有效状态循环中【例

】某时序逻辑电路如图所示，写出它的驱动方程组、状态方程组和输出方程，画出状态转换表、状态转换图。设输入为X=10110100，触发器初态为00，分析输出Y的输出是什么？并说明其逻辑功能。解：（2）电路的状态方程组为（1）驱动方程组为【例

】某时序逻辑电路如图所示，写出它的驱动方程组、状态方程组和输出方程，画出状态转换表、状态转换图。设输入为X=10110100，触发器初态为00，分析输出Y的输出是什么？并说明其逻辑功能。解：（3）电路的输出方程为米里型（4）状态转换表【例

】某时序逻辑电路如图所示，写出它的驱动方程组、状态方程组和输出方程，画出状态转换表、状态转换图。设输入为X=10110100，触发器初态为00，分析输出Y的输出是什么？并说明其逻辑功能。解：（5）状态转换图【例

】某时序逻辑电路如图所示，写出它的驱动方程组、状态方程组和输出方程，画出状态转换表、状态转换图。设输入为X=10110100，触发器初态为00，分析输出Y的输出是什么？并说明其逻辑功能。解：（6）当X=10110100，触发器初态为00时此电路为一序列信号控制另一序列信号输出【例】如图所示为一同步时序逻辑电路，试写出其驱动方程组、输出方程、状态方程组，列出状态转换表，画出状态转换图和时序图。判断电路能否自启动，并分析电路的逻辑功能。解：（1）驱动方程组为（2）输出方程为（3）状态方程组为【例】如图所示为一同步时序逻辑电路，试写出其驱动方程组、输出方程、状态方程组，列出状态转换表，画出状态转换图和时序图。判断电路能否自启动，并分析电路的逻辑功能。解：（3）列状态转换表【例】如图所示为一同步时序逻辑电路，试写出其驱动方程组、输出方程、状态方程组，列出状态转换表，画出状态转换图和时序图。判断电路能否自启动，并分析电路的逻辑功能。解：（4）画状态转换图为7进制计数器，电路可以自启动【例】如图所示为一同步时序逻辑电路，试写出其驱动方程组、输出方程、状态方程组，列出状态转换表，画出状态转换图和时序图。判断电路能否自启动，并分析电路的逻辑功能。解：（5）时序图000001010011100101110000【例】时序逻辑电路如图所示，试分析其逻辑功能，并判断电路能否自启动。

解：（1）驱动方程组为【例】时序逻辑电路如图6-9所示，试分析其逻辑功能，并判断电路能否自启动。

解：（2）将驱动方程带入D触发器的特性方程中，得状态方程组【例】时序逻辑电路如图6-9所示，试分析其逻辑功能，并判断电路能否自启动。

解：（3）输出方程为【例】时序逻辑电路如图6-9所示，试分析其逻辑功能，并判断电路能否自启动。

解：（4）列状态转换表【例】时序逻辑电路如图6-9所示，试分析其逻辑功能，并判断电路能否自启动。

解：（5）画状态转换图为7进制计数器，电路不能自启动6.2.2*异步时序逻辑电路的分析6.2时序逻辑电路的分析※异步时序逻辑电路由于各触发器时钟脉冲控制不同，因此在由电路写出驱动方程组、输出方程及状态方程组之后，列状态转换表时，要考虑到各触发器的时钟是否有效。其步骤为（1）由所给的逻辑电路写出输出方程组、驱动方程组；（2）将驱动方程组代入触发器特性方程中，得出电路的状态方程组；（4）通过输出方程组和状态方程组列出触发器输出端所有的新态和原态，形成状态转换表。由状态转换表画出状态转换图或时序图；（5）通过状态转换表（图）分析得出电路的逻辑功能；（6）根据状态转换图，判断电路能否自启动。（3）列出各触发器的时钟；【例】异步时序逻辑电路如图所示。试分析电路的逻辑功能。要求写出电路的驱动方程组、输出方程、状态方程组，列出状态转换表，画出电路的状态转换图和时序图。解：（1）驱动方程组为（2）输出方程为（3）状态方程组为【例】异步时序逻辑电路如图所示。试分析电路的逻辑功能。要求写出电路的驱动方程组、输出方程、状态方程组，列出状态转换表，画出电路的状态转换图和时序图。解：（4）各触发器的时钟为CP0=CP2=CPCP1=Q0（5）列状态转换表【例】异步时序逻辑电路如图所示。试分析电路的逻辑功能。要求写出电路的驱动方程组、输出方程、状态方程组，列出状态转换表，画出电路的状态转换图和时序图。解：（5）画状态转换图为5进制计数器，电路能自启动【例】异步时序逻辑电路如图所示。试分析电路的逻辑功能。要求写出电路的驱动方程组、输出方程、状态方程组，列出状态转换表，画出电路的状态转换图和时序图。解：（6）电路的时序图00000010010001101001000000106.3同步时序逻辑电路的设计

时序逻辑电路的设计是按照逻辑要求，得出逻辑电路。同步时序逻辑电路不用考虑时钟的解法，故设计要比异步时序逻辑电路简单。※同步时序逻辑电路设计其步骤：（1）按照给定的逻辑要求，确定输入变量、输出变量以及电路的状态数目，画出电路的状态转换示意图；（2）进行状态化简。如果两个或两个以上的状态，在同一输入作用下产生相同输出，并且新态等价，则这些状态称为等价状态，可合并为一个状态。其中新态等价包括新态相同、新态交错、新态循环（这里不介绍）等；（3）根据简化后的状态转换图确定触发器的数目及类型，并进行状态编码。触发器个数和电路状态数的关系为M-—电路状态数n—触发器个数6.3同步时序逻辑电路的设计※同步时序逻辑电路设计其步骤：（4）由状态转换图构建新态、原态以及输出变量的卡诺图，并分解成每一个触发器的新态及输出状态的卡诺图，由此得到电路的状态方程组和输出方程组。（5）检查电路能否自启动。将触发器剩余的状态（）代入到状态方程组中，观察新态能否进入到状态的有效循环中，如果不能则修改状态方程组。（6）若电路能自启动，则将状态方程组写成触发器的特性方程形式，从而求出电路的驱动方程。（7）最后根据驱动方程画出逻辑电路图。【例】化简下列状态转换图，说明利用几个触发器实现。解：

S3和S4：在X=0时，末态都是S3；在X=1时，末态都是S1，且输出相同，故为等价状态，可合并成一个状态。

S1和S2：在X=0时，S1的新态是S2，S2的新态是S1，新态交错；在X=1时，末态都是S4，且输出相同，故为等价状态，可合并成一个状态。简化状态转换图利用2个触发器实现【例】

设计一个序列信号检测器电路，要求连续输入3个1或三个以上1时，输出为1，否则为0。设X为序列信号输入端，输入为一串随机信号。输出为Y。设S0为输入0的状态，S1为输入一个1的状态，S2为输入两个1的状态，S3为输入三个1的状态。---逻辑赋值解：状态转换图S2和S3为等价状态简化状态转换图【例】

设计一个序列信号检测器电路，要求连续输入3个1或三个以上1时，输出为1，否则为0。解：M=3，n=2编码【例】

设计一个序列信号检测器电路，要求连续输入3个1或三个以上1时，输出为1，否则为0。解：利用D触发器实现【例】

设计一个序列信号检测器电路，要求连续输入3个1或三个以上1时，输出为1，否则为0。解：Qn+1=D得驱动方程画电路图将11带入，可知电路可以自启动【例】利用下降沿边沿JK触发器设计带进位输出的同步五进制计数器，要求能够自启动。解：此设计为穆尔型时序逻辑电路，无输入，有输出，为进位输出，设为Y。由题意n=3M=5状态转换图新态与输出卡诺图【例】利用下降沿边沿JK触发器设计带进位输出的同步五进制计数器，要求能够自启动。解：101→010111→000110→010电路可以自启动101→010111→000110→010电路可以自启动101→010111→000110→010电路可以自启动【例】利用下降沿边沿JK触发器设计带进位输出的同步五进制计数器，要求能够自启动。解：驱动方程【例】利用下降沿边沿JK触发器设计带进位输出的同步五进制计数器，要求能够自启动。解：画电路图完整状态转换图【例】试利用D触发器实现100→110→111→011→001→000→100状态转换，要求能够自启动。解：此设计无输入和输出，M=6，故n=3。状态转换图新态卡诺图010→101101→010电路不能自启动010→101101→010电路不能自启动010→101101→010电路不能自启动【例】试利用D触发器实现100→110→111→011→001→000→100状态转换，要求能够自启动。解：需修改卡诺图的圈法010→100101→010电路可以自启动【例】试利用D触发器实现100→110→111→011→001→000→100状态转换，要求能够自启动。解：Qn+1=D得驱动方程画电路图完整状态转换图6.4寄存器及计数器6.4.1寄存器

用于存储二进制代码的逻辑电路称为寄存器，由双稳态触发器构成。一个触发器可寄存一位二进制码，存储N位二进制数码，则需要N个触发器

寄存器分类：按有无移位功能数码寄存器移位寄存器左移寄存器右移寄存器双向移位寄存器按输入/输出方式并行输入/并行输出寄存器并行输入/串行输出寄存器串行输入/并行输出寄存器串行输入/串行输出寄存器6.4寄存器及计数器6.4.1寄存器1.普通数码寄存器※只寄存数码无移位功能，分双拍和单拍工作方式。四位数码寄存器（双拍）※数据寄存步骤：（1）清零；（2）寄存。※取出数据：

在取出指令端加高电平，即可从Q3~Q0端取出数据。00001101001011010116.4寄存器及计数器6.4.1寄存器1.普通数码寄存器四位数码寄存器（单拍）6.4寄存器及计数器6.4.1寄存器2.移位寄存器（1）右移寄存器：数据由低位向高位移动。数据串行输入，由高位开始。数据可以并行取出，也可由最高位串行取出。四位右移寄存器6.4寄存器及计数器6.4.1寄存器2.移位寄存器状态转换表波形图11016.4寄存器及计数器6.4.1寄存器2.移位寄存器（2）左移寄存器：数据由高位向低位移动。数据串行输入，由低位开始。数据可以并行取出，也可由最高位串行取出。四位左移寄存器6.4寄存器及计数器6.4.1寄存器2.移位寄存器（3）双向移位寄存器：数据既可以由低位向高位移动（右移），也可以由高位向低位移动（左移）。右移寄存器驱动方程：6.4寄存器及计数器6.4.1寄存器2.移位寄存器（3）双向移位寄存器：数据既可以由低位向高位移动（右移），也可以由高位向低位移动（左移）。左移寄存器驱动方程：6.4寄存器及计数器6.4.1寄存器2.移位寄存器（3）双向移位寄存器：数据既可以由低位向高位移动（右移），也可以由高位向低位移动（左移）。D为数据输入端M=1实现右移M=0实现左移6.4寄存器及计数器6.4.1寄存器2.移位寄存器※四位双向移位寄存器芯片74LS194介绍管脚图功能表逻辑符号6.4寄存器及计数器6.4.1寄存器2.移位寄存器※四位双向移位寄存器芯片74LS194介绍

控制功能说明异步清零CP时钟输入，上升沿控制S1和S0模式控制SL和SR左移和右移输入Q0~Q3四个输出端，Q3为高位6.4寄存器及计数器6.4.1寄存器2.移位寄存器※由两片74LS194扩展为八位双向移位寄存器八位双向移位寄存器【例】如图所示电路为数据串并转换电路，其中为启动信号，数据从74LS194的右移串行输入端输入，从Q0Q1Q2并行取出，输出Y为取出信号。若寄存数据为d2d1d0，试分析电路的工作过程。解：启动Q0Q1Q2Q3=0000S1S0=11同步预置数Q0Q1Q2Q3=0111S1S0=01，在CP作用下，数据右移Y=0，转换结束，可以取出数据【例】由74LS194构成的分频电路如图所示，为启动信号。试列出电路的状态转换表，画出寄存器的输出端Q0、Q1、Q2、Q3及输出端Y的时序波形，分析电路的分频系数是多少。解：启动Q0Q1Q2Q3=0000，Y=1S1S0=01在CP作用下，数据1右移状态转换表时序图分频系数为8【例】利用74LS194构成重叠序列信号检测器电路如图所示，X为信号输入，Y为输出。分析检测的序列信号是多少，为什么称为重叠序列信号检测器。解：输出端Y为

S1S0=10，在CP作用下，输入数据X左移。

当X输入信号出现1011时，输出Y=1，故检测的序列信号为1011。而且最后的1可以作为下一个1101的第一个，故为重叠重叠序列信号检测器。6.4寄存器及计数器6.4.2计数器

计数器是利用二进制数码循环累计输入时钟脉冲周期个数的逻辑电路，由触发器构成的，它可以累计时钟脉冲个数，也具有定时、分频等功能。

计数器分类：按进制二进制计数器十进制计数器按时钟连接方式同步计数器异步计数器任意进制计数器（非二进制制/非十进制）按二进制数码的增减加法计数器减法计数器可逆计数器（加/减计数器）6.4寄存器及计数器6.4.2计数器6.4.2.1二进制计数器1.同步二进制计数器

四位同步二进制加法计数器的状态转换表

※计数器模长M=16※需要4位二进制代码（n=4），需要4个触发器实现※最大计的十进制数为24-1=15（1）同步二进制加法计数器6.4寄存器及计数器6.4.2计数器6.4.2.1二进制计数器1.同步二进制计数器

若由JK触发器实现，则驱动方程为（1）同步二进制加法计数器进位输出为6.4寄存器及计数器6.4.2计数器6.4.2.1二进制计数器1.同步二进制计数器

实现的电路

（1）同步二进制加法计数器（1）同步二进制加法计数器6.4寄存器及计数器6.4.2计数器1.同步二进制计数器6.4.2.1二进制计数器时序图2分频4分频8分频16分频16分频6.4寄存器及计数器6.4.2计数器1.同步二进制计数器6.4.2.1二进制计数器※集成四位同步二进制计数器（M=16）芯片74LS161介绍引脚图逻辑符号（1）同步二进制加法计数器6.4寄存器及计数器6.4.2计数器1.同步二进制计数器6.4.2.1二进制计数器※集成四位同步二进制计数器（M=16）芯片74LS161介绍功能表（1）同步二进制加法计数器异步清零端，低电平有效时钟输入端，上升沿触发状态控制端，做计数时EP=ET=1同步预置数端，低电平有效6.4寄存器及计数器6.4.2计数器1.同步二进制计数器6.4.2.1二进制计数器※集成四位同步二进制计数器（M=16）芯片74LS161介绍

各端口功能说明：D3、D2、D1、D0预置数输出端，其中D3为MSBQ3、Q2、Q1、Q0计数器输出端，其中Q3为MSB（1）同步二进制加法计数器【例】由74LS161构成的电路如图所示，画出电路的状态转换图及时序图，分析构成多少进制计数器。解：此电路是利用异步清零控制端控制计数器的模长，其中状态转换图12进制计数器产生清零信号的状态时序图【例】由74LS161构成的电路如图所示，画出电路的状态转换图及时序图，分析构成多少进制计数器。解：此电路是利用同步置数端控制计数器的模长，其中状态转换图时序图12进制计数器产生预置数信号的状态6.4寄存器及计数器6.4.2计数器1.同步二进制计数器（2）同步二进制减法计数器6.4.2.1二进制计数器

四位同步二进制减法计数器的状态转换表

※计数器模长M=16※需要4位二进制代码（n=4），需要4个触发器实现※在时钟控制下从最大1111减至0000，借位输出B=1借位输出为

若由JK触发器实现，则驱动方程为1.同步二进制计数器（2）同步二进制减法计数器6.4.2.1二进制计数器6.4寄存器及计数器1.同步二进制计数器（2）同步二进制减法计数器6.4.2.1二进制计数器6.4寄存器及计数器

实现的电路

6.4寄存器及计数器6.4.2计数器1.同步二进制计数器（3）同步加/减二进制可逆计数器6.4.2.1二进制计数器※集成同步四位加/减二进制可逆计数器芯片74LS191（单时钟）

介绍引脚图逻辑符号6.4寄存器及计数器6.4.2计数器1.同步二进制计数器（3）同步加/减二进制可逆计数器6.4.2.1二进制计数器※集成同步四位加/减二进制可逆计数器芯片74LS191（单时钟）

介绍功能表6.4寄存器及计数器6.4.2计数器1.同步二进制计数器（3）同步加/减二进制可逆计数器6.4.2.1二进制计数器※集成同步四位加/减二进制可逆计数器芯片74LS191（单时钟）

介绍使能控制端，接低电平时允许计数时钟输入端，上升沿触发加/减计数控制端，接高电平时，减法计数；接低电平时做加法计数异步预置数端，低电平有效

各端口功能说明：D3、D2、D1、D0预置数输出端，其中D3为MSBQ3、Q2、Q1、Q0计数器输出端，其中Q3为MSB进位/借位输出端负脉冲输出端，当CP=0且C/B=1时，此端输出低电平6.4寄存器及计数器6.4.2计数器1.同步二进制计数器（3）同步加/减二进制可逆计数器6.4.2.1二进制计数器※集成同步四位加/减二进制可逆计数器芯片74LS193（双时钟）

介绍引脚图逻辑符号6.4寄存器及计数器6.4.2计数器1.同步二进制计数器（3）同步加/减二进制可逆计数器6.4.2.1二进制计数器※集成同步四位加/减二进制可逆计数器芯片74LS193（双时钟）

介绍功能表6.4寄存器及计数器6.4.2计数器1.同步二进制计数器（3）同步加/减二进制可逆计数器6.4.2.1二进制计数器※集成同步四位加/减二进制可逆计数器芯片74LS193（双时钟）

介绍异步清零端，高电平时有效加法计数时时钟输入端，上升沿触发减法计数时时钟输入端，上升沿触发异步预置数端，低电平有效

各端口功能说明：D3、D2、D1、D0预置数输出端，其中D3为MSBQ3、Q2、Q1、Q0计数器输出端，其中Q3为MSBCPUCPD进位输出端借位输出端【例】如图所示电路是由74LS191构成的可控计数器，X为控制输入端。试写出X=0和X=1时计数器输出端的状态转换图，并分析各构成多少进制计数器。解：此例题是利用异步置数控制端控制计数器的模长。而X控制做加/减法计数。计数器的初态为Q3Q2Q1Q0=D3D2D1D0=0100其中计数器的末态为111×，产生预置信号X=0做加法计数，从0100→0101-----→1101→1110（暂态）X=1做减加法计数，从0100→0011-----→0000→1111（暂态）状态转换图10进制计数器5进制计数器6.4寄存器及计数器6.4.2计数器2.异步二进制计数器6.4.2.1二进制计数器（1）异步二进制加法计数器

四位异步二进制加法计数器的状态转换表与同步相同

※需需要4个触发器实现※高位触发器时钟接到低位触发器的输出Q上（下降沿边沿触发器）※各触发器接成计数器状态，即触发器6.4寄存器及计数器6.4.2计数器2.异步二进制计数器6.4.2.1二进制计数器（1）异步二进制加法计数器

下降沿JK触发器实现的电路

6.4寄存器及计数器6.4.2计数器2.异步二进制计数器6.4.2.1二进制计数器（1）异步二进制加法计数器※集成异步四位二进制加法计数器芯片74LS13介绍引脚图逻辑符号6.4寄存器及计数器6.4.2计数器2.异步二进制计数器6.4.2.1二进制计数器（1）异步二进制加法计数器※集成异步四位二进制加法计数器芯片74LS13介绍功能表6.4寄存器及计数器6.4.2计数器2.异步二进制计数器6.4.2.1二进制计数器（1）异步二进制加法计数器※集成异步四位二进制加法计数器芯片74LS13介绍异步清零端，同时接高电平时计数器清零，正常计数时，接低电平8进制计数器的时钟输入端，下降沿触发2进制/16进制计数器时钟输入端，下降沿触发

各端口功能说明：Q3、Q2、Q1、Q0计数器输出端。若将CP0接外部时钟，由Q0输出，为2进制计数器；若将CP1接外部时钟，由Q3Q2Q1输出，为8进制计数器；若将CP0接外部时钟，将CP1与Q0相接，由Q3Q2Q1Q0输出，为16进制计数器。CP0CP16.4寄存器及计数器6.4.2计数器2.异步二进制计数器6.4.2.1二进制计数器（2）异步二进制减法计数器

四位异步二进制减法法计数器的状态转换表与同步相同

※需需要4个触发器实现※各触发器接成计数器状态，即触发器※高位触发器时钟接到低位触发器的输出

上（下降沿边沿触发器）6.4寄存器及计数器6.4.2计数器2.异步二进制计数器6.4.2.1二进制计数器（2）异步二进制减法计数器

下降沿JK触发器实现的电路

6.4寄存器及计数器6.4.2计数器6.4.2.2十进制计数器1.同步十进制计数器（1）同步十进制加法计数器8421BCD码同步十进制加法计数器的状态转换表

※计数器模长M=10※需要4个触发器实现※有效循环状态为0000~1001，剩余1010~1111作为无关项※在末态1001进位输出C=16.4寄存器及计数器6.4.2计数器6.4.2.2十进制计数器1.同步十进制计数器（1）同步十进制加法计数器

若由下降沿JK触发器实现，根据同步时序逻辑电路的设计，可得到驱动方程为进位输出为6.4寄存器及计数器6.4.2计数器6.4.2.2十进制计数器1.同步十进制计数器（1）同步十进制加法计数器

下降沿JK触发器实现的电路

完整状态转换图6.4寄存器及计数器6.4.2计数器1.同步十进制计数器（1）同步十进制加法计数器6.4.2.2十进制计数器能自启动6.4寄存器及计数器6.4.2计数器1.同步十进制计数器（1）同步十进制加法计数器6.4.2.2十进制计数器时序图6.4.2计数器1.同步十进制计数器（1）同步十进制加法计数器6.4.2.2十进制计数器6.4寄存器及计数器※集成同步十进制计数器芯片74LS160介绍：引脚图、逻辑符号及功能表都与74LS161相同，只是进制不同而已逻辑符号引脚图功能表6.4.2计数器1.同步十进制计数器（2）同步十进制减法计数器6.4.2.2十进制计数器6.4寄存器及计数器8421BCD码同步十进制减法计数器的状态转换表

※计数器模长M=10※需要4个触发器实现※有效循环状态为1001~0000，剩余1010~1111作为无关项※在末态0000借位输出C=16.4.2计数器1.同步十进制计数器（2）同步十进制减法计数器6.4.2.2十进制计数器6.4寄存器及计数器

若由下降沿JK触发器实现，根据同步时序逻辑电路的设计，可得到驱动方程为（图略）借位输出为6.4.2计数器1.同步十进制计数器（3）同步十进制加/减法可逆计数器6.4.2.2十进制计数器6.4寄存器及计数器※集成同步十进制加/减二进制可逆计数器芯片74LS190（单时钟）

、74LS192。74LS190的引脚图、功能表与74LS191相同，为单脉冲控制的同步十进制可逆计数器。74LS192的管脚图、功能表与74LS193相同，为双脉冲控制的同步十进制可逆计数器。6.4.2计数器2.异步十进制计数器6.4.2.2十进制计数器6.4寄存器及计数器（1）异步十进制加法计数器8421BCD码异步十进制加法计数器的状态转换表与同步相同

※需需要4个触发器实现※由于状态是由0000~1001，故在四位异步二进制加法计数器基础上，进行修改6.4.2计数器2.异步十进制计数器6.4.2.2十进制计数器6.4寄存器及计数器（1）异步十进制加法计数器

下降沿JK触发器实现的电路

6.4.2计数器2.异步十进制计数器6.4.2.2十进制计数器6.4寄存器及计数器（1）异步十进制加法计数器※常用集成异步十进制计数器芯片74LS90(2-5-10进制计数器）介绍：引脚图逻辑符号6.4.2计数器2.异步十进制计数器6.4.2.2十进制计数器6.4寄存器及计数器（1）异步十进制加法计数器※常用集成异步十进制计数器芯片74LS90(2-5-10进制计数器）介绍：功能表异步清零端，同时接高电平时计数器清零，正常计数时，接低电平时钟输入端，下降沿触发异步置9端，同时接高电平时，计数器状态为1001

各端口功能说明：Q3、Q2、Q1、Q0计数器输出端。若将CP0接外部时钟，由Q0输出，为2进制计数器；若将CP1接外部时钟，由Q3Q2Q1输出，为异步5进制计数器；若将CP0接外部时钟，将CP1与Q0相接，由Q3Q2Q1Q0输出，为8421BCD码十进制计数器。R91·R92CP0、CP16.4.2计数器2.异步十进制计数器6.4.2.2十进制计数器6.4寄存器及计数器（1）异步十进制加法计数器※常用集成异步十进制计数器芯片74LS90(2-5-10进制计数器）介绍：6.4.2计数器2.异步十进制计数器6.4.2.2十进制计数器6.4寄存器及计数器（2）异步十进制减法计数器8421BCD码异步十进制减法计数器的状态转换表与同步相同

※需需要4个触发器实现※由于状态是由1001~0000，故也是在四位异步二进制减法计数器基础上，进行修改6.4.2计数器2.异步十进制计数器6.4.2.2十进制计数器6.4寄存器及计数器（2）异步十进制减法计数器

下降沿JK触发器实现的电路

6.4.2计数器6.4.2.3任意进制计数器的构成6.4寄存器及计数器N（N=16或N=10）进制集成计数器M进制计数器（非16进制和非10进制）构成②M>N：需要多片N进制集成计数器两种情况：①M<N：需要一片N进制集成计数器多片集成计数器的连接方式异步：串行进位方式同步：并行进位方式6.4.2计数器6.4.2.3任意进制计数器的构成6.4寄存器及计数器1.

N×N进制计数器的构成（1）同步N×N进制计数器同步10×10进制计数器逻辑电路低四位高四位6.4.2计数器6.4.2.3任意进制计数器的构成6.4寄存器及计数器1.

N×N进制计数器的构成（2）异步N×N进制计数器异步16×16进制计数器逻辑电路低四位高四位6.4.2计数器6.4.2.3任意进制计数器的构成6.4寄存器及计数器1.

N×N进制计数器的构成（2）异步N×N进制计数器异步步10×10进制可逆计数器逻辑电路低四位高四位6.4.2计数器6.4.2.3任意进制计数器的构成6.4寄存器及计数器2.任意进制计数器的构成（1）反馈回零法

反馈回零法是利用集成计数器的清零端强迫计数器回零，控制计数器的模长，因此反馈回零法构成的任意进制计数器的初态为零，末态是产生清零信号的状态。注意集成计数器74LS161/160的清零为异步，故产生异步清零的状态为暂态，不能算到计数器的模长中；而74LS163/162的清零为同步清零，产生清零的状态要算到计数器的模长中。【例】由74LS160利用反馈回零法构成的计数器电路如图所示。试画出电路的状态转换图和时序图，分析为多少进制计数器。解：清零端的逻辑式为计数器的初态为0000，末态为1001，且为暂态，其状态转换图为为九进制计数器【例】由74LS160利用反馈回零法构成的计数器电路如图所示。试画出电路的状态转换图和时序图，分析为多少进制计数器。解：时序图100100000【例】根据反馈回零法利用与非门将74LS161接成13进制计数器，并画出输出端的状态转换图和时序图。解:状态转换图实现的电路图11010000【例】根据反馈回零法利用与非门将74LS161接成13进制计数器，并画出输出端的状态转换图和时序图。解:时序图0【例】利用74LS161采用反馈回零法构成100进制计数器。

解:先将两片74LS161接成256进制计数器，再利用反馈回零法构成100进制计数器。其次将100转换成8位二进制数，即为末态，初态为0（100）10=（01100100）2实现的电路图【例】利用74LS161采用反馈回零法构成100进制计数器。

解:本例也可以用分解法构成100进制计数器，如10×10实现的电路图【例】利用74LS90构成的电路如图所示，试画出状态转换图，并分析构成多少进制计数器解:本例是利用置零端（高电平有效）控制计数器的模长，故初态为0000，末态为0111，且为暂态，其状态转换图为为七进制计数器6.4.2计数器6.4.2.3任意进制计数器的构成6.4寄存器及计数器2.任意进制计数器的构成（2）反馈预置数法

反馈预置数法是利用集成计数器的预置数端强迫计数器回到预置的状态，以便控制计数器的模长，因此反馈预置数法构成的任意进制计数器的初态为预置的状态，末态是产生预置信号的状态。注意（1）集成计数器74LS161/160的预置信号为同步，故产生预置信号的状态要算到计数器的模长中。