半导体器件 金属氧化物半导体场效应晶体管（MOSFETs）的偏置温度不稳定性试验 第1部分：MOSFETs的快速偏置温度不稳定性试验-编制说明

国家标准《半导体器件金属氧化物半导体场效应晶体管

（MOSFETs）的偏置温度不稳定性试验第1部分：MOSFETs

的快速偏置温度不稳定性试验》（征求意见稿）编制说明

一、工作简况

1、任务来源

《半导体器件金属氧化物半导体场效应晶体管（MOSFETs）的偏置温度不稳定性试验第

1部分：MOSFETs的快速偏置温度不稳定性试验》标准制定是2023年第三批推荐性国家标准计

划，计划项目批准文号：国标委发【2023】58号，计划代号：20231580-T-339，由中华人民

共和国工业和信息化部提出，由全国半导体器件标准化技术委员会（SAC/TC78）归口，主

要承办单位为工业和信息化部电子第五研究所

2、制定背景

行业发展上，随着集成电路工艺技术的发展，集成电路的特征线宽已缩小到5nm，并继

续向2nm延伸。在集成电路工艺技术不断向前发展的过程中，其固有失效机理，即偏置温度

不稳定性（BisaTemeratureInstability，BTI）是影响ULSI/VLSI可靠性的主要因素之一。

BTI是CMOS的基本退化机制之一，它指的是当在PMOS(NMOS)器件上施加一个正(负)电压打开

沟道时，器件的阈值电压（绝对值，后同）、栅极漏电流增大，饱和电流、跨导减小的现象。

随着集成电路线宽的不断缩小，栅氧间电场强度越来越大，BTI效应产生的可靠性问题日益

凸现，要保证ULSI/VLSI集成电路在使用中的可靠性，就必须对BTI的可靠性进行评价，通过

BTI试验，优化ULSI/VLSI的金属互连线的加工工艺，保证加工出的ULSI/VLSI在使用寿命周

期内具有良好的可靠性。

国内军用集成电路发展需求上，目前我国军用集成电路生产的质量管理方式已从QPL向

QML过渡，GJB7400-2011《合格制造厂认证用半导体集成电路制造通用规范》规定，对集成

电路承制方的工艺过程能力认证必须要求进行TCV评价，GJB7400-2011附录B中的B.2.2.3.3

提出了TCV（TechnologyCharacterizationVehicle）程序要求，即要求对认证的工艺线进

行BTI试验，验证拟认证的工艺BTI失效机理的可靠性。因此，制定BTI试验国家标准非常符

合国内集成电路产业发展的需求。

目前我国军用集成电路生产的质量管理方式已从QPL向QML过渡，GJB7400-2011《合格

制造厂认证用半导体集成电路制造通用规范》规定，对集成电路承制方的工艺过程能力认证

必须要求进行TCV（TechnologyCharacterizationVehicle）的评价，GJB7400-2011附录B

中的B.2.2.3.3提出了TCV程序要求，即要求对认证的工艺线进行BTI试验，验证工艺BTI失效

机理的可靠性。因此，制定BTI试验国家标准非常符合国内集成电路产业发展的需求。

2021年，国标委立项了20210839-T-339《半导体器件金属氧化物半导体场效应晶体管

（MOSFETs）的偏置温度不稳定性试验》标准，其等同采用IEC62373:2006，2022年12月已

提交送审稿。

BTI退化在撤去或降低应力后迅速恢复，发生在几微秒或更短的时间内。IEC62373:2006

标准中的传统BTl测量需要采用多点ID-VGS测量，一般需要几秒钟。因此，传统的测量结果

中包含了大量的恢复效应。本标准中的快速BTI采用单点漏极电流测量，将阈值电压的漂移

的测量时间缩短到了毫秒级，大大减轻了BTI恢复效应对测量结果的影响，是对IEC62373:

2006标准的重要补充。

3、工作过程

2023年12月，国标委下达编制计划，征集参编单位，组建工作组。

2024年1月，成立编制组，编制组成员包括检验试验管理人员、长期从事MOSFET偏置温

度不稳定性试验的技术研究人员和试验成员，以及具有多年国标编制经验的标准化专家。

2024年2月，针对IEC原文进行技术背景调研、国内外对比分析技术的适用性。

2024年3月，召开标准启动会，制定工作计划、任务分工，召开编制组讨论会，分析IEC

原文，修改标准草案。

2024年4月-5月，召开编制组讨论会，修改、完善标准草案内容，形成标准征求意见稿，

并编写编制说明。

二、国家标准编制原则、主要内容及其确定依据

1、编制原则

本标准在体系中的位置为半导体器件通用标准-产品标准-晶圆级可靠性，属于基础产品

标准。为保证半导体器件晶圆级可靠性试验方法与国际标准一致，实现半导体器件晶圆级可

靠性检验方法、可靠性评价、质量水平与国际接轨，本标准等同采用IEC62373-1:2020

《Semiconductordevices–Bias-temperaturestabilitytestformetal-oxide,

semiconductor,field-effecttransistors(MOSFET)–Part1:FastBTItestfor

MOSFET》。

2、主要内容及其确定依据

除编辑性修改外，本标准的结构和内容与IEC62373-1:2020保持一致，标准编写符合

GB/T1.1—2020《标准化工作导则第1部分：标准化文件的结构和起草规则》、GB/T1.2

—2020《标准化工作导则第2部分：以ISO/IEC标准化文件为基础的标准化文件起草规则》

的规定。

国内半导体工艺发展迅速，最小线宽从0.5微米到0.25微米、65纳米、再到7纳米发展的

同时，半导体器件的栅氧的厚度不断减薄，而由于功耗的限制，半导体器件的工作电压并不

能成比例地降低，这导致了栅氧间的电场强度越来越大，BTI退化越来越严重，直接影响到

半导体器件的可靠性。为消除潜在缺陷，确保半导体器件在整个产品寿命期间有良好的可靠

性，需要对半导体器件的BTI效应进行定量评价。

本标准的制定，将采用快速BTI的表征方法对MOSFET晶体管的BTI效应给出定量考核依

据，对提高半导体器件的可靠性，保证整机系统的高可靠起到巨大的推动作用。

3、编制过程中解决的主要问题（做出的贡献）

快速BTI标准是BTI标准的重要补充，其考虑了BTI的恢复效应对测量结果的影响，采用

单点漏极电流测量代替了BTI标准中的多点ID-VGS测量，大大减少了测量时间，显著降低了

恢复效应对BTI退化的影响。随着半导体制造工艺进入纳米尺度，BTI恢复效应越来越显著，

有必要采用快速BTI标准，支撑国内半导体器件的可靠性保障和提升。

4、标准前后版本之间技术内容的对比分析

本标准等同采用IEC62373-1:2020，无前后版本之间技术内容的对比分析。

三、试验验证的分析、综述报告，技术经济论证，预期的经济效益、社会

效益和生态效益

1、试验验证的分析

选取中芯国际65纳米和华力28纳米CMOS工艺可靠性测试结构，依据本标准要求，使用标

准规定的试验方法，采用符合本标准规定的试验设备KeysightB1500，依据本标准规定的试

验程序开展了不同应力电压和应力温度下的负偏置温度不稳定性（NBTI）试验。

为进行模型参数的提取，65nmCMOS工艺pMOSFET的NBTI效应的评价需要在三个不同的温

度应力、三个不同的电场应力条件下进行。经斜坡电压击穿试验，确定pMOSFET器件的负栅

偏置应力分别是-2.2V、-2.0V、-1.8V，试验时的环境温度分别为85、105和125。在负偏置

和温度应力作用下分别进行了pMOSFET器件的NBTI效应测量。

按照本标准规定的判据计算出了不同应力条件下的MOSFET器件的寿命，提取出电场加速

因子=8.907（图1），激活能为0.283eV（图2）。

图165nmCMOS工艺NBTI效应下阈值电压漂移时间与电场的拟合曲线

图265nmCMOS工艺NBTI效应下阈值电压漂移时间与温度的拟合曲线

另外还进行了正偏置温度不稳定性（PBTI）试验。28nmCMOS工艺nMOSFET的PBTI效应的

评价需要在三个不同的温度应力、三个不同的电场应力条件下进行。经斜坡电压击穿试验，

确定pMOSFET器件的负栅偏置应力分别是1.3V、1.5V、1.7V，试验时的环境温度分别为25℃、

75℃和125℃。

按照本标准规定的判据计算出了不同应力条件下的MOSFET器件的寿命，提取出电场加速

因子=9.044（图3），激活能为0.262eV（图4）。

16

Y=-18.838+45.221X

14

(s)12

ln(t)

10

8

0.60.70.8

-1

1/Vgs(V)

图328nmCMOS工艺PBTI效应下阈值电压漂移时间与电场的拟合曲线

12

Y=1.2925+3040.5X

(s)10

ln(t)

8

0.00240.00280.0032

-1

tem(K)

图428nmCMOS工艺NBTI效应下阈值电压漂移时间与电场的拟合曲线

通过以上试验验证了本标准内容合理，具有可操作性。

2、综述报告

BTI试验的许多研究文章发表于IEEETransactionsonElectronDevices、IEEE

InternationalReliabilityPhysicsSymposium、Microelectronics、半导体学报、微电

子学、固体电子学研究与进展及各个高校的校刊上。作为VLSI/ULSI的重要失效机理，BTI

试验的可靠性评价仍是今后可靠性技术研究的热点方向之一。

本标准具有很强的时效性。随着集成电路线宽的等比例缩小，民用集成电路的特征线宽

已缩小到2nm，与此同时，国内军用集成电路的特征线宽已缩小到0.13µm，并有继续发展的

趋势。在集成电路加工工艺不断向前发展的过程中，BTI是影响ULSI/VLSI可靠性的主要因素

之一。要保证ULSI/VLSI集成电路在使用中的可靠性，就必须进行BTI试验，对BTI可靠性进

行评价，在此基础上，优化ULSI/VLSI的加工工艺，保证加工出的ULSI/VLSI在使用寿命周期

内具有良好的可靠性。

本标准具有技术先进性。目前，JEDEC和IEC等标准组织均制定有相应的BTI的可靠性试

验标准，以评价这些失效机理的可靠性。本标准在制定过程中，等同采用IEC62373：2006

《Semiconductordevices-Bias-temperaturestabilitytestforMetal-Oxide

SemiconductorField-EffectTransistors(MOSFET)》，可用于nm级CMOS工艺，包括FinFET

工艺的BTI可靠性评价，因此本标准的制定具有先进性。

本标准具有技术适用性。目前我国军用集成电路生产的质量管理方式已从QPL向QML过

渡，GJB7400-2011《合格制造厂认证用半导体集成电路制造通用规范》规定，对集成电路

承制方的工艺过程能力认证必须要求进行TCV的评价。GJB7400-2011附录B中的B.2.2.3.3提

出了TCV（TechnologyCharacterizationVehicle）程序要求。该程序应至少包括必需的测

试结构，用这些测试结构来表征工艺对固有可靠性失效机理的敏感度。这些失效机理有BTI、

电迁移、与时间有关的介质击穿、欧姆接触退化和热载流子效应。如果随着集成电路技术不

断成熟而发现其它的失效机理，应将新的失效机理和测试结构增加到TCV程序中。但GJB7400

中只有可靠性试验要求，没有可靠性试验方法。

签于TCV程序目前还没有相应的国标支撑，因此本标准，可以支撑GJB7400-2011中TCV

程序的开展。

3、技术经济论证

BTI试验主要包括MOSFET测试结构的设计、加工、封装和加速寿命试验，BTI试验的费用

与这几个过程有关。

MOSFET测试结构的设计与流片费用。BTI试验是利用微电子测试结构，通过加速寿命试

验，获取可靠性模型参数，计算BTI寿命时间，评价BTI的可靠性。因此要进行BTI试验，需

要根据设计规则，设计MOSFET可靠性测试结构芯片，并在工艺线上加工生产，以得到测试结

构芯片。工艺越先进，测试结构的加工费用越高。

MOSFET测试结构的封装费用。MOSFET测试结构芯片在工艺线上制造好之后切割成单独的

裸芯片，需要进行封装，产生封装费用。

MOSFET测试结构的试验费用。正常工作条件下，BTI失效时间非常缓慢，寿命从几年到

几十年不等，因此为了加快其失效过程，需要对MOSFET可靠性测试结构施加温度应力和电流

应力，以加快BTI失效的发生。为了进行BTI效应的模型参数提取，需要在5个不同的应力条

件下进行BTI试验,产生试验费用。

4、预期的经济效益、社会效益和生态效益

本标准在标准体系中的位置为半导体器件通用标准-产品标准-晶圆级可靠性，是进行半

导体器件晶圆级可靠性鉴定检验和质量一致性检验的重要和基础的试验方法之一，对于评价

和考核半导体器件的质量和可靠性起着重要作用。集成电路芯片的可靠性是设计进去制造出

来，因此本标准可用于集成电路设计和生产单位，评价集成电路芯片中BTI的可靠性，进而

评价电路的使用寿命。

通过集成电路芯片中BTI寿命时间的计算，为工艺改进或设计改进提供可靠性数据，在

工艺改进或设计优化的基础上，从而生产出高可靠的集成电路芯片，提高芯片生产的成品率，

具有显著的经济效益。

该标准在行业内的应用，将有助于我国半导体器件芯片制造行业竞争有序进行，促进半

导体器件质量与可靠性的提高，降低用户使用风险，推进高可靠半导体器件在工程中的广泛

应用，社会效益也很明显。

BTI试验不产生有毒、有害气体，对环境没有破坏性，试验过程中使用的电源电压也是

低电压，这种低电压可能来自风电、水电等，因此，BTI试验不会对生态产生影响。

四、与国际、国外同类标准技术内容的对比情况，或者与测试的国外样品、

样机的有关数据对比情况

本标准等同采用IEC62373-1:2020《Semiconductordevices–Bias-temperature

stabilitytestformetal-oxide,semiconductor,field-effecttransistors(MOSFET)

–Part1:FastBTItestforMOSFET》，除编辑性修改外，本标准的结构和内容与IEC

62373-1:2020保持一致，标准编写符合GB/T1.1—2020《标准化工作导则第1部分：标准化

文件的结构和起草规则》、GB/T1.2—2020《标准化工作导则第2部分：以ISO/IEC标准化

文件为基础的标准化文件起草规则》的规定。

五、以国际标准为基础的起草情况，以及是否合规引用或者采用国际国外

标准，并说明未采用国际标准的原因

本标准采用翻译法，等同采用IEC62373-1：2020《半导体器件-金属氧化物半导体场效

应晶体管（MOSFET）的温度偏置稳态试验-第1部分：MOSFET的快速BTI试验》。

六、与有关法律、行政法规及相关标准的关系

本标准在体系中的位置为半导体器件通用标准-产品标准-晶圆级可靠性。

与本标准相关的现行的标准主要有JEDEC制定的NBTI试验标准：

——JESD90:AProcedureforMeasuringP-channelMOSFETNegativeBiasTemperature

Instability；

——JEP001：FoundryProcessQualificationGuidelinesFrontendTransistor

Level；

在国家标准化管理委员会已下达的项目中，与本标准技术内容有关的标准（正在制修订）

有：

——半导体器件金属氧化物半导体场效应晶体管（MOSFETs）的偏置温度不稳定性试

验（计划号：20210839-T-339）；

——半导体器件金属氧化物半导体（MOS）晶体管的热载流子试验（计划号：

20213170-T-339）；

——半导体器件恒流电迁移试验（计划号：20213171-T-339）；

——半导体器件金属化空洞应力试验（计划号：20213172-T-339）；

——半导体器件栅介质层的时间相关介电击穿（TDDB）试验（计划号：20213173-T-339）；

——半导体器件第1部分:内部金属层间的时间相关介电击穿（TDDB）试验（计划号：

20213174-T-339）；

——半导体器件半导体器件晶圆级可靠性第1部分:铜应力迁移试验（计划号：

20213175-T-339）；

——半导体器件金属氧化物半导体场效应晶体管（MOSFETs）的自由离子试验（计划号：

20213176-T-339）。

在标准内容上，本标准与现行标准和其他相关标准无矛盾和不协调的地方。

七、重大分歧意见的处理经过和依据

本标准等同采用IEC62373-1:2020，无重大的分歧意见。

八、涉及专利的有关说明

本标准的技术内容不涉及相关专利。

九、实施国家标准的要求，以及组织措施、技术措施、过渡期和实施日期

的建议等措施建议

建议本标准为推荐性国家标准。组织措施上，建议由国家标准管理机构组织贯彻本标准

的相关活动。技术措施上，利用各种条件（如标委会的管理和活动、专家培训、技术交流、

标准化技术刊物、网上信息等）宣贯本标准。建议本标准自发布起6个月后实施。

十、其他应当说明的事项

无。

国家标准《半导体器件金属氧化物半导体场效应晶体管

（MOSFETs）的偏置温度不稳定性试验第1部分：

MOSFETs的快速偏置温度不稳定性试验》编制工作组

2024-05-17

国家标准《半导体器件金属氧化物半导体场效应晶体管

（MOSFETs）的偏置温度不稳定性试验第1部分：MOSFETs

的快速偏置温度不稳定性试验》（征求意见稿）编制说明

一、工作简况

1、任务来源

《半导体器件金属氧化物半导体场效应晶体管（MOSFETs）的偏置温度不稳定性试验第

1部分：MOSFETs的快速偏置温度不稳定性试验》标准制定是2023年第三批推荐性国家标准计

划，计划项目批准文号：国标委发【2023】58号，计划代号：20231580-T-339，由中华人民

共和国工业和信息化部提出，由全国半导体器件标准化技术委员会（SAC/TC78）归口，主

要承办单位为工业和信息化部电子第五研究所

2、制定背景

行业发展上，随着集成电路工艺技术的发展，集成电路的特征线宽已缩小到5nm，并继

续向2nm延伸。在集成电路工艺技术不断向前发展的过程中，其固有失效机理，即偏置温度

不稳定性（BisaTemeratureInstability，BTI）是影响ULSI/VLSI可靠性的主要因素之一。

BTI是CMOS的基本退化机制之一，它指的是当在PMOS(NMOS)器件上施加一个正(负)电压打开

沟道时，器件的阈值电压（绝对值，后同）、栅极漏电流增大，饱和电流、跨导减小的现象。

随着集成电路线宽的不断缩小，栅氧间电场强度越来越大，BTI效应产生的可靠性问题日益

凸现，要保证ULSI/VLSI集成电路在使用中的可靠性，就必须对BTI的可靠性进行评价，通过

BTI试验，优化ULSI/VLSI的金属互连线的加工工艺，保证加工出的ULSI/VLSI在使用寿命周

期内具有良好的可靠性。

国内军用集成电路发展需求上，目前我国军用集成电路生产的质量管理方式已从QPL向

QML过渡，GJB7400-2011《合格制造厂认证用半导体集成电路制造通用规范》规定，对集成

电路承制方的工艺过程能力认证必须要求进行TCV评价，GJB7400-2011附录B中的B.2.2.3.3

提出了TCV（TechnologyCharacterizationVehicle）程序要求，即要求对认证的工艺线进

行BTI试验，验证拟认证的工艺BTI失效机理的可靠性。因此，制定BTI试验国家标准非常符

合国内集成电路产业发展的需求。

目前我国军用集成电路生产的质量管理方式已从QPL向QML过渡，GJB7400-2011《合格

制造厂认证用半导体集成电路制造通用规范》规定，对集成电路承制方的工艺过程能力认证

必须要求进行TCV（TechnologyCharacterizationVehicle）的评价，GJB7400-2011附录B

中的B.2.2.3.3提出了TCV程序要求，即要求对认证的工艺线进行BTI试验，验证工艺BTI失效

机理的可靠性。因此，制定BTI试验国家标准非常符合国内集成电路产业发展的需求。

2021年，国标委立项了20210839-T-339《半导体器件金属氧化物半导体场效应晶体管

（MOSFETs）的偏置温度不稳定性试验》标准，其等同采用IEC62373:2006，2022年12月已

提交送审稿。

BTI退化在撤去或降低应力后迅速恢复，发生在几微秒或更短的时间内。IEC62373:2006

标准中的传统BTl测量需要采用多点ID-VGS测量，一般需要几秒钟。因此，传统的测量结果

中包含了大量的恢复效应。本标准中的快速BTI采用单点漏极电流测量，将阈值电压的漂移

的测量时间缩短到了毫秒级，大大减轻了BTI恢复效应对测量结果的影响，是对IEC62373:

2006标准的重要补充。

3、工作过程

2023年12月，国标委下达编制计划，征集参编单位，组建工作组。

2024年1月，成立编制组，编制组成员包括检验试验管理人员、长期从事MOSFET偏置温

度不稳定性试验的技术研究人员和试验成员，以及具有多年国标编制经验的标准化专家。

2024年2月，针对IEC原文进行技术背景调研、国内外对比分析技术的适用性。

2024年3月，召开标准启动会，制定工作计划、任务分工，召开编制组讨论会，分析IEC

原文，修改标准草案。

2024年4月-5月，召开编制组讨论会，修改、完善标准草案内容，形成标准征求意见稿，

并编写编制说明。

二、国家标准编制原则、主要内容及其确定依据

1、编制原则

本标准在体系中的位置为半导体器件通用标准-产品标准-晶圆级可靠性，属于基础产品

标准。为保证半导体器件晶圆级可靠性试验方法与国际标准一致，实现半导体器件晶圆级可

靠性检验方法、可靠性评价、质量水平与国际接轨，本标准等同采用IEC62373-1:2020

《Semiconductordevices–Bias-temperaturestabilitytestformetal-oxide,

semiconductor,field-effecttransist