电工电子学 课件 第7-11章 数字集成电路及其应用-电气控制技术

第七章数字集成电路及其应用中国石油大学（华东）控制科学与工程学院7.2集成逻辑门电路及其应用

与分立元件相比，集成逻辑门具有速度快、可靠性高和微型化等优点，目前分立元件电路已被集成电路替代。在实际应用中，广泛使用的是TTL和CMOS集成电路。TTL与非门电路三态门使用集成门注意事项7.2.1TTL门电路(Transistor-Transistor-Logic)+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC1.TTL与非门F&ABC

集成电路对使用者来说是极为方便的，特别是中、大规模集成电路，使用者可以不必了解内部结构和工作原理，只要从手册中查出该电路的真值表、引脚功能图和电参数就能合理的使用该集成电路。UCCGND141312111098123456774LS00&&&&TTL与非门的主要参数F&ABC(1)电压传输特性（2）输出高电平UOH(3.6V,UOH(min)=2.4V),

输出低电平UOL(0.3V,UOL(max)=0.4V)（3）输入高电平UIH(3.6V,

UIH(min)=1.8V:Uon),

输入低电平UIL(0.3V,

UIL(max)=0.8V:Uoff)（4）抗干扰容限（5）扇出系数（6）工作速度(平均传输延迟时间)看书P213~215

0高阻0

0

1

1

0

1

11

1

0

111

1

10

表示任意态

逻辑状态表ABEF三态与非门逻辑符号&FEBAEN3.三态门(Tri-StateGate)2.集电极开路的与非门（OC门）略输出高阻功能表&FEBA逻辑符号EN表示低电平有效输出高阻功能表1

高阻0

0

0

1

0

1

01

1

0

011

1

00

表示任意态

逻辑状态表ABEF三态门应用：（1）可实现用一条总线分时轮流传送多路信号;“1”“0”“0”总线&A1B1E1&A2B2E2&A3B3E3A1

B1（2）可实现数据的双向传输。总线&A0&EENENFPQE=1高阻态总线&A0&EENENFPQE=0高阻态7.2.2CMOS门电路（了解）

CMOS电路的特点１、静态功耗小;２、电源电压范围宽（318V）;5、集成度高，宜于实现大规模集成。

3、抗干扰能力强;4、扇出系数大;50CMOS为ComplementaryMetalOxideSemiconductor(互补对称金属氧化物半导体)的简称。但是CMOS电路的延迟时间较大，所以工作速度低于TTL门电路。高速CMOS电路HCMOS的工作速度接近于LSTTL电路的工作速度。在功能方面，CMOS门电路与TTL门电路是相同的。CMOS与TTL两大类门混合使用时，必须采用适当的接口技术。当CMOS电路的电源电压为5V时，它可以与低功耗TTL电路直接兼容。

7.2.3使用集成门注意事项1）74系列：标准TTL系列，PCC=10mW，tPd=9ns2）74L系列：低功耗系列，PCC=1mW，tPd=33ns3）74H系列：高速系列，PCC=22mW，tPd=6ns4）74S系列：肖特基系列，PCC=109mW，tPd=3ns5）74LS系列：低功耗肖特基系列，PCC=2mW，tPd=9ns74系列开头的是民用产品，54系列开头的是军用产品。1.TTL产品系列电源电压有：额定电源电压和极限电源电压额定电源电压指正常工作时电源电压的允许大小：TTL电路为5±5％（54系列为5±10％）；CMOS电路为3～15V（4000B系列为3～18V）。极限电源电压指超过该电源电压器件将永久损坏：TTL电路为7V；4000系列CMOS电路为18V。2.电源要求：

输入高电平电压应大于UIHmin而小于电源电压；输入低电平应大于0而小于UILmax,输入电平小于0或大于电源电压将有可能损坏集成电路。

除OC门和三态门外普通门电路输出不能并联；否则可能烧坏器件。门电路输出带同类门的个数不得超过扇出系数，否则可能造成状态不稳定；在高速时带负载数尽可能少。3.输入电压要求：4.输出负载要求：

与非门的多余输入端应接高电平，或非门的多余输入端应接低电平，以保证正常的逻辑功能。1)与非门的不用输入端的处理AB&悬空AB&AB&＋VCC5.多余输入端的处理2)或非门的不用输入端的处理≥1AB≥1AB第七章数字集成电路及其应用中国石油大学（华东）控制科学与工程学院7.3组合逻辑电路

在数字系统中，可将逻辑电路按逻辑功能划分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路（CombinationalLogicCircuit）是指该电路在任一时刻的输出稳定状态，仅取决于该时刻的输入信号，而与输入信号作用之前电路所处的状态无关。从电路结构上看，组合逻辑电路仅由门电路组成，电路中无记忆元件，输入与输出之间无反馈。7.3组合逻辑电路

组合逻辑电路x1x2xmZ1Z2Zn……Z=F(X)组合逻辑电路的分析组合逻辑电路的设计常用中规模组合逻辑电路及其应用主要内容：7.3组合逻辑电路7.3.1组合逻辑电路的分析(1)由逻辑图写出输出端的逻辑表达式；(2)运用逻辑代数化简或变换；(3)列出逻辑真值表；(4)分析逻辑功能。1.分析步骤：已知逻辑电路确定逻辑功能7.3组合逻辑电路2.分析举例例：分析图中所示电路的逻辑功能。AB&&&&F

（1）由输入变量A、B开始，按顺序写出各逻辑门的输出，可以得到该电路的逻辑表达式;解：7.3组合逻辑电路7.3组合逻辑电路（2）运用逻辑代数基本定律进行化简或变换;（3）根据表达式列出真值表;ABF000011011110（4）说明电路的逻辑功能。当A、B相异时，输出为1

，相同时，输出为0。是异或逻辑关系。例:分析图中所示电路的逻辑功能。AB&&F&11解：（1）根据已知逻辑电路图写出逻辑表达式；7.3组合逻辑电路（2）运用逻辑代数基本定律进行化简或变换；（3）根据表达式列出真值表；ABF001011011001（4）说明电路的逻辑功能。当A、B相同时，输出为1，相异时，输出为0。是同或逻辑关系。7.3组合逻辑电路例：分析如图所示的组合逻辑电路。解：（1）写出输出函数F的逻辑表达式；AF1BF1CF1F≥1

C&&

ABC&&BAF17.3组合逻辑电路（2）函数式化简；（3）列写真值表；00001111ABCF0011001101010101000000117.3组合逻辑电路00001111ABCF001100110101010100000011

由真值表可知，只有当输入变量A、B、C相同时，即全为0或全为1时，输出才为1。输入变量不一致时输出为0。故可用这个电路来判别输入信号是否一致，一般称为“一致电路”。（4）说明功能。7.3组合逻辑电路

通过分析可见，原来电路用5个门实现，经化简后可用3个门实现。

F≥1ABC&≥1

7.3组合逻辑电路7.3.2组合逻辑电路的设计根据逻辑功能要求逻辑电路设计

实现组合逻辑电路设计时，基于选用器件的不同，有着不同的设计方法，一般的设计方法有：2)用中规模集成电路（MSI）功能模块实现组合逻辑电路；3)

用大规模集成电路，即编程逻辑器件PLD，用编程软件来实现组合逻辑设计。1)用小规模集成电路（SSI），即集成门电路，采用数字设计的经典方法来设计组合逻辑电路；7.3组合逻辑电路(1)由逻辑要求，列出真值表；(2)由真值表写出逻辑表达式；(3)化简和变换逻辑表达式；(4)画出逻辑电路图。

用小规模集成电路（SSI），即集成门电路的设计步骤为：7.3组合逻辑电路例:

某工厂有A、B、C三个车间和一个自备电站，站内有两台发电机G1和G2，G1的容量是G2的两倍。如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行；如果三个车间同时开工，则G1和G2均需运行。试画出控制G1和G2运行的逻辑图。

设：A、B、C分别表示三个车间的开工状态：

开工为“1”，不开工为“0”；

G1和

G2运行为“1”，不运行为“0”。(1)根据逻辑要求列真值表首先假设逻辑变量取“0”、“1”的含义。7.3组合逻辑电路

逻辑要求：如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行；如果三个车间同时开工，则G1和G2均需运行。开工“1”不开工“0”运行“1”不运行“0”101001010011100110111000ABC

G1G200010111011010017.3组合逻辑电路(2)由状态表写出逻辑表达式；(3)化简逻辑式；1）在真值表上找出输出为1的行；2）将这一行中所有自变量写成乘积项，当变量的真值为“1”时写为原变量，当变量的真值为“0”时写为原变量的反变量；3）将所有乘积项逻辑加，便得到逻辑函数表达式。101001010011100110111000ABC

G1G200010111011010017.3组合逻辑电路(4)用“与非”门构成逻辑电路。7.3组合逻辑电路例：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。

A、B、C分别表示三人按键的状态，键按下为“1”，不按为“0”。

F表示指示灯的亮灭，灯亮为“1”，不亮为“0”。

两个人（包括两个人）以上同意，指示灯亮。(1)根据逻辑要求列真值表；101001010011100110111000ABC

F

000101117.3组合逻辑电路(2)由状态表写出逻辑表达式；(3)

化简逻辑表达式；(4)用与非门实现逻辑函数；7.3组合逻辑电路101001010011100110111000ABC

F

00010111&&&&ABCF(5)画电路图。7.3组合逻辑电路7.3.3常用中规模组合逻辑电路及其应用数据选择器加法器编码器译码器7.3组合逻辑电路1.数据选择器

在数字电路中，当需要进行远距离多路数字传输时，为了减少传输线的数目，发送端常通过一条公共传输线，其原理如图所示。使能端数据选择器数据分配器发送端接收端IYD0D1D2D3SA1A0传输线A0A1D0D1D2D3S数据选择控制数据分配控制7.3组合逻辑电路（1）四选一数据选择器

常用的MSI数据选择器(Multiplexer,简称MUX)有四选一数据选择器、八选一数据选择器。输入数据输出数据使能端D0D1D2D3WEA1A0选择控制端7.3组合逻辑电路四选一MUX的功能表使能选通输出EA0A1W10000001100110D3D2D1D0

ED0D1D2D3A0A1WMUX四选一MUX逻辑符号7.3组合逻辑电路4选1数据选择器输出逻辑函数7.3组合逻辑电路●●&&&&≥1WD01○D1D2D3●●●●●1○1○●●EA1A074LS153逻辑电路图（2）八选一数据选择器EWMUXA2A1A0D0D1D2D3D4D5D6D7逻辑符号7.3组合逻辑电路101001010011100110111000D0D1D2D3D4D5D6D7×××0100000000功能表E

A2

A1A0W

E=1时，选择器禁止工作，W=0；

E=0时，选择器工作。7.3组合逻辑电路101001010011100110111000D0D1D2D3D4D5D6D7×××0100000000功能表E

A2

A1A0W（3）数据选择器的应用１）对多路数据进行选择；２）实现逻辑函数，设计组合逻辑电路。7.3组合逻辑电路例：用四选一数据选择器，实现函数解：将F与Y比较，令A1＝A，A0＝B，Y＝F，（1）写出４选１数据选择器的输出函数等式左右相等，可推出:D1=D2=1

D0=D3=0（2）接线图7.3组合逻辑电路ED0D1D2D3A0A1WMUXF0110AB用８选１数据选择器实现（1）写出８选１数据选择器的输出函数（2）将F转换为与或表达式将F与Y比较，令A2=A，A1=B，A0=C，F=Y例：分别用8选１数据选择器和4选１数据选择器实现逻辑函数F=A⊕B⊕C。解：7.3组合逻辑电路D1=D2=D4=D7=1

D0=D3=D5=D6=0（3）接线图等式左右相等，可推出7.3组合逻辑电路EWMUXA2A1A0D0D1D2D3D4D5D6D701101001ABCF用４选１数据选择器实现逻辑函数F=A⊕B⊕C（1）写出４选１数据选择器的输出函数（2）将F转换为与或表达式将F与Y

比较，令A1=A，A0=B，F=Y7.3组合逻辑电路(３)接线图等式左右两边相等得:7.3组合逻辑电路ED0D1D2D3A0A1WMUXFABCCCC用MUX实现逻辑函数步骤总结：(1)首先将要实现的逻辑函数转换成与或表达式；(2)写出所给MUX的输出函数表达式；(3)将要实现的函数中的变量按次序接入选通端，

并将此变量代入MUX的输出函数表达式后，与

要实现的逻辑函数相对照，便可得出结果。设计时采用函数式比较法。7.3组合逻辑电路2.编码器

在数字系统中为了区分一系列不同的事物，总是将每个事物用二进制代码表示，这种用二进制代码表示某种信息的过程称为编码。

实现编码功能的电路称为编码器。编码器的逻辑功能：把输入的高、低电平信号编成一个对应的二进制代码。若有n个信号，设需要m位二进制代码，应满足：n≤2m(1)概述7.3组合逻辑电路编码器功能示意图高低电平二进制代码n个信号m位二进制代码满足条件：n≤2m普通优先二进制二－十进制

n个输入中，每次只能对一个信号进行编码，同一时刻不允许两个信号同时出现。7.3组合逻辑电路zm-1x0x1xn-1z0z1编码器······(2)普通编码器

要把A、B、C、D共4个信号编成对应的二进制代码输出，根据组合逻辑电路的设计步骤和编码器的特点，试设计一个普通二进制编码器。1)根据要求列出真值表；2)由真值表写逻辑函数表达式；3)根据表达式画电路图。7.3组合逻辑电路10000100001000011)根据要求列出真值表ABCDY1Y000011011输入输出输入变量用A,B,C,D表示“1”表示有信号输入,“0”表示无信号输入;输出变量用Y1,Y0表示。7.3组合逻辑电路2）根据真值表写出每位的逻辑函数表达式BD+DC+Y1=Y0=Y1

≥1Y0

≥1

ABCD+5V+5V+5V+5V7.3组合逻辑电路3）电路图1000010000100001ABCDY1Y000011011输入输出二-十进制编码器十个输入需要几位输出？四位输入：I0

I9输出：Y0

Y3列出状态表如下：8421编码将十个状态（对应于十进制的十个数码）编制成BCD码。7.3组合逻辑电路输入变量用I0-I9表示,“1”表示有信号输入,“0”表示无信号输入;输出变量用Y0-Y3表示;输入高电平有效

1000000000000000010010I0I1I2I3I4I5I6I7I8I9Y3Y2Y1Y000110100010101100111100010010100000000001000000000010000000000100000000001000000000010000000000100000000001000000000017.3组合逻辑电路

输入输出

输入变量用“0”表示有信号输入,“1”表示无信号输入;输出变量用BCD反码表示;输入低电平有效11111111101111111101111111101111111101111111101111111101111111101111111101111111011001111000输入输出I0I1I2I3I4I5I6I7I8I910111111110111111111Y3Y2Y1Y01001101010111100110111101111不表示逻辑非，只表示低电平有效7.3组合逻辑电路(3)优先编码器

上述编码器每次只允许一个输入信号为1,如果同时有多个输入信号为1时，其输出将产生混乱。

例如：当计算机所控制的外设（键盘、打印机、磁盘）同时要求工作时，由于计算机同一时间只能做一件事，所以计算机就要按事先编好的优先顺序，使外设按优先级别工作。

能识别这类服务请求信号的优先级别，并进行编码的逻辑电路，称为优先编码器。7.3组合逻辑电路3.译码器

译码是编码的反过程，它是将代码的组合译成一个特定的输出信号。译码器代码高低电平分类:二进制译码器，又称为n-2n线译码器二－十进制译码器显示译码器7.3组合逻辑电路译码器的一般原理图A0A1An-1译码器Z0Z1Zm-1nmE

使能输入端二进制码高低电平7.3组合逻辑电路(1)二进制译码器将n种输入的组合译成2n种电路状态。也称n—2n线译码器。译码器的输入一组二进制代码译码器的输出一组高低电平信号4个2位译码器二进制代码高低电平信号7.3组合逻辑电路A1Y0A01111

0111101111011110S00

0

11

01

1100002－4线译码器74LS139逻辑状态表Y1Y2Y31615141312111091234567874LS139Vcc2A02A11A01A1GND译码器74LS139逻辑管脚排列图A0、A1是输入端Y0~Y3是输出端

S

是使能端7.3组合逻辑电路例：利用2-4线译码器分时将外设数据送入计算机。2-4线译码器ABCD三态门三态门三态门总线三态门7.3组合逻辑电路000全为1工作原理：（以A1A0=00为例）数据2-4线译码器ABCD三态门三态门三态门总线三态门脱离总线7.3组合逻辑电路(2)二-十进制译码器

输入变量A3A2A1A0是8421BCD码，输出是相应的十进制中的0-9（输出低电平有效），试用与非门来设计这种译码器。(1)根据要求列出真值表(2)有真值表写逻辑表达式(3)画逻辑电路图7.3组合逻辑电路

二–十进制译码器真值表00000000111111110000111100001111001100110011001101010101010101010111111111101111111111011111111110111111111101111111111011111111110111111111101111111111011111111110A3

A2

A1

A0Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9伪码在SSI设计时为了降低成本，可把它们作为无关项，以使电路最简。在LSI设计时，往往把可靠性放在首位，不应使之出现。7.3组合逻辑电路00000000111111110000111100001111001100110011001101010101010101010111111111111111101111111111111111011111111111111110111111111111111101111111111111111011111111111111110111111111111111101111111111111111011111111111111110111111A3

A2

A1

A0Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9伪码

二–

十进制译码器真值表7.3组合逻辑电路二—十进制译码器的逻辑符号7.3组合逻辑电路Y0A3A2A1A074LS42Y1Y2Y4Y9Y8Y7Y6Y5Y3二-十进制编码(3)七段显示译码器的设计

在数字系统中,经常需要把测量或运算结果用十进制数码直观的显示出来.实现这种功能的逻辑电路称为数码显示器。数码显示器显示器件0123456789abcdefgabcdefg显示译码器7.3组合逻辑电路键盘编码与显示译码组合电路的设计编码显示译码电路框图ABCDEFG译码器I0I1I2I3I4I5I6I7I8I9A3A2A2A0编码器Y3Y2Y1Y0

fbcdeagLED显示器7.3组合逻辑电路

图中所示为7段字符显示器。它由7个条形发光二极管构成，另外有一个点形LED显示小数点。1)七段字符显示器7.3组合逻辑电路abcdefgPabcdefgP共阴极连接共阳极连接abcdefgP+E2)七段显示译码器的设计

要求：输入是8421BCD码,输出a,b,…g去驱动七段显示器,使显示器显示与8421BCD码相对应的十进制数。7.3组合逻辑电路A3A2A1A0bcdefgaabcdefgR×7

七段显

示

译码器A3

A2

A1

A0a

b

c

d

e

f

g

00000000111111110000111100001111001100110011001101010101010101011111110011000011011011111001011001110110110011111111000011111111110011abcdefg无关项函数逻辑表达式：电路图（略）：

根据要求列出真值表7.3组合逻辑电路加法器:

实现二进制加法运算的电路。进位0

0

0

0

11+10101010不考虑低位来的进位半加器实现要考虑低位来的进位全加器实现二进制：0，1两个数码，“逢二进一”。4.加法器7.3组合逻辑电路两个输入，A，B表示两个同位相加的数两个输出，

S表示本位的和，

C表示向高位的进位。半加器：逻辑表达式半加器逻辑状态表A

B

S

C00000110101011017.3组合逻辑电路逻辑符号：COABSC

逻辑图&=1ABSC7.3组合逻辑电路AiBiCi-1SiCi000001010011100101110111SiCi表示本位的和表示向高位的进位AiBi表示两个同位相加的数Ci-1表示低位来的进位0010100110010111全加器：实现两个一位二进制数相加，且考虑来自低位的进位。7.3组合逻辑电路逻辑表达式7.3组合逻辑电路AiBiCi-1SiCi0000010100111001011101110010100110010111半加器构成的全加器>1BiAiCi-1SiCiCO

CO

逻辑符号COAiBiSiCi

CICi-17.3组合逻辑电路第七章数字集成电路及其应用中国石油大学（华东）控制科学与工程学院7.4集成触发器组合逻辑电路：任一时刻的输出仅取决于该时刻的输入，而与过去的输入输出无关。时序逻辑电路：任一时刻的输出不仅取决于该时刻的输入，而与过去的状态有关。即时序逻辑电路具有记忆功能

数字逻辑电路根据其工作特点和结构的不同可分为两大类：触发器是构成时序逻辑电路的基本单元。7.4集成触发器触发器（FlipFlop）：

能够存储一位二进制数（一个“0”或一个“1”）的基本存储单元电路。FQQ一个或多个输入触发器的框图Q端的状态代表触发器的状态Q=1时称触发器处于”1”态Q=0时称触发器处于”0”态7.4集成触发器

两个基本特点：1、一定的输入信号可以使触发器置于“0”态或“1”态；2、去掉输入信号以后，触发器的状态能长期保存，直至有新的输入信号使其改变状态为止。

按功能分类：

R-S触发器、J-K触发器、D触发器、T触发器等。FQQ一个或多个输入7.4集成触发器1.基本R-S触发器两互补输出端两输入端反馈线与非门7.4.1R-S触发器&QQG1&G2SDRD7.4集成触发器

触发器输出与输入的逻辑关系1001设触发器原态为“1”态。翻转为“0”态(1)SD=1，RD=01010&QQG1&G2SDRD7.4集成触发器设原态为“0”态1001110触发器保持“0”态不变复位端0(1)SD=1，RD=0结论:不论触发器原来为何种状态，当SD=1，RD=0时，使触发器置“0”或称为复位。&QQG1&G2SDRD7.4集成触发器01设原态为“0”态011100翻转为“1”态(2)SD=0，RD=1&QQG1&G2SDRD7.4集成触发器设原态为“1”态0110001触发器保持“1”态不变置位端1(2)SD=0，RD=1结论:不论触发器原来为何种状态，当SD=0，RD=1时，使触发器置“1”或称为置位。&QQG1&G2SDRD7.4集成触发器11设原态为“0”态010011保持为“0”态(3)SD=1，RD=1&QQG1&G2SDRD7.4集成触发器设原态为“1”态1110001触发器保持“1”态不变1(3)SD=1，RD=1结论:不论触发器原来为何种状态，当SD=1，RD=1时，触发器保持原来的状态。即触发器具有保持、记忆功能。&QQG1&G2SDRD7.4集成触发器1100(4)SD=0，RD=0&QQG1&G2SDRD禁止加该信号7.4集成触发器逻辑符号QQSDRD基本R－S

触发器状态表SDRDQn+1100置0011置111Qn

保持00不确定（应禁止）功能现态Qn:电路在某个考查瞬间时所处的状态。次态Qn+1:电路在考查瞬间时的输入组合作用下，将要达到的那个新的状态，即下一个考查瞬间时所处的状态。低电平有效7.4集成触发器

而翻转到何种状态由输入信号决定,从而出现了各种时钟控制的触发器。钟控触发器也叫同步触发器。

基本RS触发器具有直接置1、置0功能。但在实际中，通常要求触发器按一定的时间节拍动作，即让输入信号的作用受时钟脉冲CP(ClockPulse的缩写)的控制。2.钟控RS触发器&QQG1&G2SDRD7.4集成触发器基本R-S触发器控制电路时钟脉冲&G1&G2SDRDQQ&G4SR&G3CP7.4集成触发器&G1&G2SDRDQQ&G4SR&G3CPSD，RD用于预置触发器的初始状态。工作过程中应处于高电平，对电路工作状态无影响。SDRDQ100111017.4集成触发器当CP=0时011R，S

输入状态不起作用，基本R-S触发器状态不变。

被封锁被封锁&G1&G2SDRDQQ&G4SR&G3CP7.4集成触发器当CP=1时1打开触发器状态由R，S

输入状态决定。11打开&G1&G2SDRDQQ&G4SR&G3CP7.4集成触发器

触发器的翻转时刻受CP控制（CP高电平时翻转），而触发器的状态由R，S的状态决定。当CP=1时1打开(1)S=0,R=00011触发器保持原态触发器状态由R，S

输入状态决定。11打开&G1&G2SDRDQQ&G4SR&G3CP7.4集成触发器1101010(2)S=0,R=1触发器置“0”11&G1&G2SDRDQQ&G4SR&G3CP7.4集成触发器1010101(3)S=1,R=011触发器置“1”&G1&G2SDRDQQ&G4SR&G3CP7.4集成触发器1110011(4)S=1,R=1禁止加该信号!&G1&G2SDRDQQ&G4SR&G3CP7.4集成触发器RSQn+100Qn10001111禁止逻辑状态表Qn—时钟脉冲到来前触发器的状态，称为现态；Qn+1—时钟脉冲到来后触发器的状态，称为次态。CP高电平时触发器状态由R、S确定。逻辑符号7.4集成触发器 Q QSDRDCPSR保证两个触发器同时动作7.4集成触发器 Q QSDRDCPSR Q QSDRDCPSRC例：画出钟控R－S

触发器的输出波形RDSRQRSQn+100Qn10001111禁止逻辑状态表空翻现象：在一个时钟脉冲期间触发器翻转一次以上。SD17.4集成触发器触发方式：是指触发器在时钟脉冲的什么阶段才有可能接受输入信号，来改变状态。电位触发方式边沿触发方式

在约定钟控信号电平（CP=1或CP=0）期间，触发器接受输入信号，并根据输入信号来改变状态。而在非约定钟控信号期间，不论信号如何变化，都不影响输出。

触发器仅在CP某一约定跳变到来时，才接受信号。在CP=0和CP=1时，输入信号的变化不会引起触发器输出状态的变化。CP7.4集成触发器7.4.2J-K触发器状态表边沿触发(保持功能)(置“0”功能)(置“1”功能)(计数功能)SD

、RD为直接置1、置0端，不受时钟控制，低电平有效，触发器工作时SD

、RD应接高电平。7.4集成触发器00110101Qn

01

QnJKQn+1SDCPRDQQJK逻辑符号7.4.2J-K触发器状态表边沿触发(保持功能)(置“0”功能)(置“1”功能)(计数功能)SD

、RD为直接置1、置0端，不受时钟控制，低电平有效，触发器工作时SD

、RD应接高电平。7.4集成触发器00110101Qn

01

QnJKQn+1SDCPRDQQJK逻辑符号J－K触发器工作波形图举例0CPJKQ置1置0翻转翻转设触发器的初始状态Q=0下降沿触发7.4集成触发器00110101Qn

01

QnJKQn+1JCPKQQQJCPKCPD(J)KQ设触发器的初始状态Q=0上升沿触发7.4集成触发器00110101Qn

01

QnJKQn+1JCPKQQQDCP1J、K端各有三个输入的J-K触发器的逻辑符号7.4集成触发器JCPKQQJ1J2J3K1K2K3SDRD7.4.3D触发器DQn+10011逻辑状态表T触发器逻辑状态表TQn+10Qn1Qn7.4集成触发器逻辑符号逻辑符号SDCPRDQQDSDCPRDQQT例:时钟CP及输入信号D

的波形如图所示，试画出各触发器输出端Q的波形，设各输出端Q的初始状态为0。7.4集成触发器DCPQQQ1DCPDCPQQQ2DCPCPDQ1DQn+10011逻辑状态表上升沿触发7.4集成触发器DCPQQQ1DCPCPDQ2DQn+10011逻辑状态表下降沿触发7.4集成触发器DCPQQQ2DCP7.4.4触发器应用举例1.消除抖动电路QSDRD＋VCCSRKSRQSDRDQ100置0011置111不变保持功能7.4集成触发器2.四人抢答电路Vcc74LS175管脚排列图1615141312111091234567874LS175Q1GNDD1D2Q2CPQ3D3D4Q474LS175逻辑状态表

CPDQn+1

011100×↑↑×107.4集成触发器LED

四人抢答电路工作原理：抢答前清“0”C1Q1Q&G174LS175S1+5VS2S3S4&G3&G2+5VC1D2D3D4D2Q4Q4Q3Q3Q2QCLR0000111101截止开启7.4集成触发器C1Q1Q&G174LS175S1+5VS2S3S4&G3&G2+5VC1D2D3D4D2Q4Q4Q3Q3Q2QCLR抢答开始，若S1先被按下，1D

=“1”1000亮01导通响0封锁各触发器状态保持不变7.4集成触发器7.5时序逻辑电路时序逻辑电路同步时序逻辑电路异步时序逻辑电路

所有触发器的时钟输入端都与同一个时钟脉冲源相连。

并非所有触发器的时钟输入端都与同一个时钟脉冲源相连。7.5时序逻辑电路第七章数字集成电路及其应用中国石油大学（华东）控制科学与工程学院7.5.1时序逻辑电路的分析

分析一个时序逻辑电路，就是根据已知的时序电路图，从中找出电路的状态和输出在输入变量和时钟信号作用下的变化规律，从而发现电路的逻辑功能。(1）首先判断是同步还是异步；(2）由电路图写出各触发器输入端的逻辑表达式；(3）根据逻辑表达式和触发器的逻辑功能，列写逻辑状态转换表；(4）说明该时序逻辑电路的状态变化规律和逻辑功能。7.5时序逻辑电路分析图示TTL时序逻辑电路的逻辑功能。例：解：1）由图可见是一个同步计数器，CP下降沿触发。2）列写输入端的逻辑表达式：J2=K2=Q1n

Q0nJ1=K1=Q0nJ0=K0=17.5时序逻辑电路CPQ0CP0>J0K0RQ1CP1>J1K1RQ2CP2>J2K2RCrQ0：来一个计数脉冲，触发器状态翻转一次；Q1：当Q0＝1时，再来一个计数脉冲触发器状态才翻转，其他时刻状态不变；Q2：只有当Q1Q0＝11时，再来一个计数脉冲触发器状态才翻转，其他时刻状态不变。7.5时序逻辑电路CPQ0CP0>J0K0RQ1CP1>J1K1RQ2CP2>J2K2RCrCPQ2nQ1nQ0n

J2

K2

J1

K1

J0K0

Q2n+1

Q1n+1

Q0n+1

Q1nQ0nQ0nQ0n

初态控制端次态000001010011100101110111001010011100101110111000000011001111000011111111000011001111000011111111123456783）列写状态转换表，分析其状态转换过程。117.5时序逻辑电路Q1nQ0n000100011001010101110111４）状态转移图５）综上分析，该电路为:同步三位二进制(八进制)加法计数器。7.5时序逻辑电路fCPQ0Q1Q2f/2f/4f/87.5时序逻辑电路三位二进制加法计数器，最大只能计到7。四位二进制加法计数器，最大只能计到？15七位二进制加法计数器，最大只能计数到？8分频16分频如果输入脉冲频率为512kHz，最高位触发器输出脉冲频率？127512128=4128分频7.5时序逻辑电路分析图示TTL电路的逻辑功能。解：1）各级触发器的时钟来源不同，除第一级时钟脉冲输入端由外加计数脉冲控制外，其余各级时钟脉冲输入端与前一级的输出端相连。各触发器动作时刻不一致，是异步计数器。例：7.5时序逻辑电路CPQ0CP0>J0K0RQ1CP1>J1K1RQ2CP2>J2K2RCr2）根据所给电路图写出各触发器输入端的逻辑表达式;J2=K2=1J1=K1=1J0=K0=13）根据逻辑表达式和触发器的逻辑功能，列写逻辑状态转换表;每来一个计数脉冲下降沿，Q0输出翻转一次；当Q０由1变0时，Q1输出翻转一次；当Q１由1变0时，Q2输出翻转一次。7.5时序逻辑电路CPQ0CP0>J0K0RQ1CP1>J1K1RQ2CP2>J2K2RCrJ2K2J1K1J0K00001111110010011111110010111111011011111111010011111110110111111101101111111111111111110111111001000CP123456789011011007.5时序逻辑电路4）状态转移图5)综上分析，该电路为异步三位二进制（八进制）加法计数器。7.5时序逻辑电路0001000110010101011101111）CP同时加到触发器F0和F2的脉冲输入端，而F1的脉冲输入端与Q0相连，因而是异步计数器。解：2）写出输入端的逻辑表达式J2=Q1Q0

，K2=1

J1=K1=1

J0=Q2

，K0=1

3）列写状态转换表，分析其状态转换过程7.5时序逻辑电路分析图示TTL电路是几进制计数器。例：CPQ0CP0F0>J0K0Q1CP1F1>J1K1Q2CP2F2>J2K2CP

Q2nQ1n

Q0n

J2

K2

J1

K1

J0K0Q2n+1

Q1n+1

Q0n+1

Q2n1111123450000010100111000111110111110111111111110111010010100111000007.5时序逻辑电路Q1nQ0n

111

110101111101011101011101010000010结论：经检验，可以自动启动。0001000110010101011101114）状态转换图5）综上分析，上图电路为异步五进制（加法）计数器。7.5时序逻辑电路7.5.2常用中规模时序逻辑电路及其应用

寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放n

位二进制时，要n个触发器。按功能分数码寄存器移位寄存器1.寄存器7.5时序逻辑电路RD..QDF0d0.Q.DF1d1.d2Q.DF2QDF3d3&Q0&Q1&Q2&Q3仅有寄存数码的功能。

(1)数码寄存器：清零寄存指令00001101寄存数码1101触发器状态不变取数指令11017.5时序逻辑电路不仅能寄存数码，还有移位的功能。

所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。按移位方式分类：单向移位寄存器、双向移位寄存器。(2)移位寄存器：寄存器左移(a)寄存器右移(b)寄存器双向移位(c)7.5时序逻辑电路0000计数器CPQ1Q0Q2Q30001001000110100010101100111100010011010101111001101111011110000二进制计数器

计数器（Counter）是能对输入脉冲的个数进行计数的电路，是数字电路和计算机中广泛应用的一种逻辑部件。典型的数字系统中都含有计数器，不仅可以计数，还可用于定时、分频、时序控制等。2.计数器7.5时序逻辑电路0000计数器CPQ1Q0Q2Q30001001000110100010101100111100010010000十进制计数器0000计数器CPQ1Q0Q2Q30001001000110100010101100111＊＊＊＊0000Ｎ进制计数器7.5时序逻辑电路0000计数器CPQ1Q0Q2Q30001001000110100010101100000加法计数器0000计数器CPQ1Q0Q2Q30110减法计数器0101010000110010000100007.5时序逻辑电路分类加法计数器减法计数器可逆计数器(按计数功能)异步计数器同步计数器(按计数脉冲引入方式)

二进制计数器十进制计数器

N

进制计数器(按计数制)7.5时序逻辑电路

计数器

用稳态触发器构成如：JK触发器、D触发器

用各种类型的中规模集成计数器构成任意进制计数器会分析会设计7.5时序逻辑电路(1)四位同步二进制加法计数器74LS1617.5时序逻辑电路PTLDCLRCP1111计数

并行输入保持保持（CO=0）清零74LS161功能表0111×

×

01×

011×

×

×0×××TCLRCoLDP74LS161>CPD3D2D1D0Q3Q2Q1Q01）清零功能：当CLR＝0，不管有