【《加法器设计实例》3500字】

第 最后将所有模块拼接在顶层模块BK_Adder_Tree中，便可以得到所有位数自身的传播信息P[k]和其自身得到的最终进位信息G[k-1]，对两者进行异或操作便可得到该位数的最终数值，Verilog代码如下。moduleBK_Adder_Tree(A_in,B_in,S,Cout);input[15:0]A_in,B_in;output[15:0]S;outputCout;wire[15:0]P_sig,G_sig,GG_sig;BK_PG_setupu_BK_PG_setup(.A(A_in),.B(B_in),.P(P_sig),.G(G_sig));BK_PG_treeu_BK_PG_tree(.G(G_sig),.P(P_sig),.GG(GG_sig));assignS[0]=A_in[0]^B_in[0];genvark;generatefor(k=1;k<=15;k=k+1)beginassignS[k]=GG_sig[k-1]^P_sig[k];endendgenerateassignCout=GG_sig[15];endmodule1.2不同类型加法器比较 本文分别对上述三类加法器的Verilog用40lp工艺库做了常温的DC综合，生成了时间、面积和功耗的报告。 三种加法器的面积由大到小分别是旁路进位（226.674um^2）、BK加法树（222.703um^2）、行波进位（171.225um^2）。加法树从工艺库调用的元件数量更多，有179个元件，旁路进位只需要150个元件，但由于加法树的主要构成是运算符模块，面积相较于全加器要小，故总面积更小。而行波进位加法器只需要97个元件，主要就是全加器，故总面积最小。报告中总功耗由低到高的排列分别是BK加法树（9.665mW）、旁路进位（9.6684mW）和行波进位（9.9711mW），差异主要来自于动态的开关功耗。开关功耗除了和对应节点的阻抗特性相关外，和其在平均概率输入下的开启概率亦相关。在行波进位加法器的总元件个数较少的情况下，更高节点高低电平切换频率也许是导致功耗更大的主要原因。 三种加法器的时延由低到高分别是BK加法树（1.32ns）、行波进位(1.68ns)、旁路进位(1.87ns)。旁路进位加法器的理论时延应该比行波进位更短，但是在实际综合的时延报告中反而时延更长，经过仔细研究后发现是dc在检测时延时计算的是数据传播的最长路径，而非影响有效结果的最长路径，比如计算A[0:3]、B[0:3]的单元输出了一个进位信息Co_3，同时计算A[4:7]、B[4:7]的单元也得到了一个进位信息Co_7，理论上Co_7的时延应该是Co_3的时延再加上一个选择器，但是在DC的判断中，Co_3也要经过第二个单元的传播算得该单元最高位的S、C输出，传递给第二单元的Bypass选择器，才能得到Co_7的时延，即使这一部分传播已经不会影响Co_7的结果却仍旧被DC算入其中，故使得时序报告时延更长。要比较真正的数据到达时间，还需要将DC综合结果代入VCS进行门级前仿，仿真后行波进位、旁路进位和BK加法树的关键路径的时延大小分别为1.387ns、1.378ns和1.25ns，与预计相符。1.3行波进位加法器变参仿真 在比较过不同算法的加法器后，本文选择了最基础的行波加法器针对低温设计进行了变参仿真。在确定NPMOS长度和NMOS宽度为最小尺寸的前提下改变PMOS宽度，以调节不同PMOS/NMOS宽长比(β)，其时延随温度变化趋势如图3-6所示。图3-6不同宽长比行波进位加法器tp-T趋势图 低温下mos管的迁移率更高，开关时的等效电阻更小，故时延（tp=0.69*Req*C）随着随着温度的降低而减小。由图3-6可知加法器延时亦随PMOS/NMOS宽长比的增加而减小，且这种趋势在高温中更加明显。为了进一步了解β对时延的影响，本文分别在10、40、77、150、298K几个关键温度节点下更宽裕度的长宽比对时延的影响。图3-7不同温度节点比行波进位加法器tp-β趋势图 分析可知，10~150K的温度节点的时延均在β为1.5左右时达到最小值，而在温度为298K时在β为3时达到最小值，如图3-7所示。在β较小时PMOS增大对时延的减小,应当是由于PM