《Verilog HDL数字系统设计与应用》-FPGA-第8章-IP核

8.1IP核概述IP核主要分为软核（softIPcore）、固核（firmIPcore）和硬核（hardIPcore）。硬核一般以版图形式表示，为用户提供稳定的设计最终阶段产品：掩膜；由于硬核是基于特定工艺和要求，对功耗、尺寸和速度等进行优化的，所以缺乏灵活性，可移植性差。固核是已完成综合的功能块，一般以RTL代码和对应具体工艺网表的混合形式提供，将RTL描述结合具体标准单元库进行综合优化设计，形成门级网表，再通过布局布线工具即可使用。和软核相比，固核的设计灵活性稍差，但在可靠性上有较大提高。软核指用硬件描述语言描述的功能块，它可以对参数进行编辑，所以灵活性高；但是由于软核与生产工艺和物理实现无关，所以延时不一定达到要求，不稳定、可预测性差。8.2乘法器IP核

MathFunctions工具箱中包括加法减法器（Adders&Subtracters）、转换器（Conversions）、坐标旋转算法（Cordic）、除法器（Dividers）、浮点运算器（FloatingPoint）、乘法器（Multipliers）、平方根（SquareRoot）、三角函数（TrigFunctions）等。其中乘法器包含复数乘法器（ComplexMultiplier）和普通乘法器（Multiplier），如图8.1所示。8.2.1MathFunctions工具箱图8.1MathFunctions工具箱8.2乘法器IP核

本节介绍在Vivado软件中调用MultiplierIP核的步骤，完成8位乘法器设计。（1）点击Vivado软件界面左上角File中的NewProject，根据向导创建一个Vivado工程，如图8.2所示，修改工程名和工程路径，完成后点击Next进行下一步。8.2.2乘法器IP核的使用图8.2修改工程名和路径8.2乘法器IP核（2）如图8.3所示，选择RTLProject，本次不指定源文件（Donotspecifysourcesatthistime），完成后点击Next进行下一步。8.2.2乘法器IP核的使用图8.3指定工程类型8.2乘法器IP核（3）如图8.4所示，选择FPGA芯片型号为xc7a35tcsg324-1，点击Next查看工程总结，如无误可点击Finish完成工程创建。8.2.2乘法器IP核的使用图8.4FPGA芯片选型8.2乘法器IP核（4）选择乘法器IP核，如图8.5所示，选择左边对话框FlowNavigator内的ProjectManager，点击IPCatalog或者在Window中选中IPCatalog，在IPCatalog的搜索栏中查找Multiplier，双击MathFunctions工具箱下的MultiplierIP核进行配置。8.2.2乘法器IP核的使用图8.5MultiplierIP核选择8.2乘法器IP核（5）对乘法器进行设置，如图8.6和图8.7所示，设置步骤如下：8.2.2乘法器IP核的使用图8.6乘法器的基本设置①

MultiplierType（乘法器的类型）：选择ParallelMultiplier（并行乘法器），选择ConstantCoefficientMultiplier为常系数乘法器。8.2乘法器IP核8.2.2乘法器IP核的使用②

InputOptions（输入选项）：选择DataType（数据类型）为Unsigned（无符号型），Width（位宽）为8位。③

MultiplierConstruction（乘法器的结构）：选择构建乘法器所用的资源为UseLUTs（使用查找表）或UseMults（使用乘法器）。使用查找表将会只调用逻辑片，使用乘法器会调用DSP48和需要的逻辑片。④

OptimizationOptions（优化选项）：选择SpeedOptimized（速度优化）或AreaOptimized（面积优化）。8.2乘法器IP核8.2.2乘法器IP核的使用（6）将界面切换到OutputandControl（输出和控制），在OutputProductRange中修改输出的位宽为16位，如图8.7所示。（7）PipeliningandControlSignals（流水线和控制信号）：如图8.7所示，按照提示（Optimumpipelinestages:3）将PipelineStages（流水线级数）设为3，选择使用ClockEnable（时钟使能）和SynchronousClear（同步清零）。在SynchronousControlandClockEnable(CE)Priority（同步控制端和时钟使能端优先级别）后选择SCLROverridesCE（清零端优先级别高于使能端）。图8.7乘法器的输出和控制端设置8.2乘法器IP核8.2.2乘法器IP核的使用（8）GenerateOutputProducts（生成输出产品）：如图8.8所示，在SynthesisOptions（综合选项）中选择Global（全局）或OutofcontextperIP（每个IP核脱离环境，如果设计中只有一个模块，且仅调用一次该IP核，则可选此选项）；在RunSettings（运行设置）中选择Numberofjobs（工数量）为1~4可选。最后点击Generate生成IP核。图8.8输出产品的生成设置8.2乘法器IP核8.2.3乘法器IP核的例化乘法器IP核的例化步骤如下：（1）如图8.9所示，将Sources中的Hierarchy界面切换到IPSources，在mult_gen_0中的InstantiationTemplate（实例化模板）中双击mult_gen_o.veo，复制VerilogHDL模板。图8.9乘法器实例化模板选择8.2乘法器IP核8.2.3乘法器IP核的例化乘法器IP核的例化步骤如下：实例化程序如下：

mult_gen_0your_instance_name

(

.CLK(CLK),//inputwireCLK

.A(A),//inputwire[7:0]A

.B(B),//inputwire[7:0]B

.CE(CE),//inputwireCE

.SCLR(SCLR),//inputwireSCLR

.P(P)//outputwire[15:0]P);8.2乘法器IP核8.2.3乘法器IP核的例化（2）点击ProjectManager中的AddSources，根据向导选择AddorCreatedesigncource点击Next，添加Verilog源文件如图8.10所示，点击Finish完成添加。在Hierarchy界面中双击Multiplier_ipcore_use.v，将生成的VerilogHDL模板粘贴进行IP核调用。图8.10添加Verilog源文件8.2乘法器IP核8.2.3乘法器IP核的例化乘法器IP核的例化程序:`timescale1ns/1psmoduleMultiplier_ipcore_use(CLK,A,B,CE,SCLR,P);inputCLK,CE,SCLR;input[7:0]A,B;output[15:0]P;mult_gen_0my_Multiplier_ipcore//IP调用(

.CLK(CLK),//inputwireCLK

.A(A),//inputwire[7:0]A

.B(B),//inputwire[7:0]B

.CE(CE),//inputwireCE

.SCLR(SCLR),//inputwireSCLR

.P(P)//outputwire[15:0]P);endmodule8.2乘法器IP核8.2.4乘法器IP核的仿真本节介绍在Vivado软件中对调用的MultiplierIP核进行仿真和分析，具体步骤如下：（1）点击ProjectManager中的AddSources，选择Addorcreatesimulationsources添加或创建仿真源文件，如图8.11所示，完成后点击Next。图8.11添加仿真文件8.2乘法器IP核8.2.4乘法器IP核的仿真（2）在Addorcreatesimulationsources对话框中，如图8.12所示，点击CreateFile，添加源文件名为Multiplier_ipcore_use_tb.v的Verilog文件，完成后点击Finish。图8.12创建乘法器仿真源文件8.2乘法器IP核8.2.4乘法器IP核的仿真（3）如图8.13所示，在源文件Sources中的Hierarchy界面，双击SimulationSources中sim_1的Multiplier_ipcore_use_tb.v文件，在该文件中编写乘法器的仿真驱动程序。图8.13选择乘法器仿真驱动文件8.2乘法器IP核8.2.4乘法器IP核的仿真乘法器的仿真驱动程序如下：`timescale1ns/1psmoduleMultiplier_ipcore_use_tb;regCLK,CE,SCLR;reg[7:0]A,B;wire[15:0]P;Multiplier_ipcore_useuut(.CLK(CLK),.A(A),.B(B),.CE(CE),.SCLR(SCLR),.P(P));initialbeginCLK=0;CE=0;SCLR=1;A=0;B=0;#1000;CE=1;SCLR=0;A=5;B=5;#1000;CE=0;SCLR=1;#1000;CE=1;SCLR=0;A=5;B=5;#1000;endalways#100CLK=~CLK;endmodule8.2乘法器IP核8.2.4乘法器IP核的仿真(4)

如图8.14所示，选择左边对话框FlowNavigator内的Simulation，点击RunSimulation中的RunBehavioralSimulation，或者在Flow菜单下RunSimulation中的RunBehavioralSimulation进行行为级仿真。图8.14选择行为仿真8.2乘法器IP核8.2.4乘法器IP核的仿真（5）行为级仿真如图8.15所示，当CE=1、SCLR=0时，在之后的第三个时钟周期（因为在图8.7中，流水线级数设为3）的上升沿P计算出A和B的乘积值。可对信号波形点击右键进行相关设置，包括颜色、基数、重命名等。这里选择Radix（基数），修改为UnsignedDecimal（无符号十进制）。可点击波形窗口右上角的Settings，修改所有波形的基数、颜色，增删网格线等。图8.15乘法器仿真波形8.3ClockingIP核8.3.1ClockingIP核概述ClockingIP核包含MMCM（混合模式时钟管理器）和PLL（锁相环）两种。PLL是利用外部输入的参考信号控制环路内部振荡信号的频率和相位的一种反馈控制电路。PLL可以实现输出信号频率对输入信号频率的自动跟踪。PLL的输出频率比DCM（数字时钟调理器）更加精准，抖动（jitter）也更好，占用的面积更小，但不能动态地调整相位。MMCM在PLL的基础上增加了相位动态调整功能，使得纯模拟电路的PLL混合了数字电路设计。MMCM比PLL有更宽的输入/输出频率范围、更多的输出端口（7个），具有差分输出、相位可动态调整等优点，但占用的面积大。本节将重点介绍如何在IPCatalog（IP核目录）中使用FPGAFeaturesandDesign工具箱下的ClockingWizard（计时器向导）。用户可根据需要通过GUI（交互式图形界面）向导，定制时钟网络（时钟分频、倍频等）。8.3ClockingIP核8.3.2ClockingIP核的配置这里从Vivado软件中调用ClockingIP核，将100MHz时钟作为驱动，生成50MHz时钟和200MHz时钟为例，介绍ClockingIP核的配置步骤。ClockingIP核的配置具体步骤如下：（1）双击Vivado软件图标，点击左上角File中的NewProject，根据向导创建一个Vivado工程，并修改工程名和工程路径，完成后点击Next下一步操作。（2）选择RTLProject，本次不指定源文件（Donotspecifysourcesatthistime），完成后点击Next进行下一步操作。（3）选择FPGA芯片型号为xc7a35tcsg324-1，点击Next查看工程总结，如无误则点击Finish完成工程创建。8.3ClockingIP核8.3.2ClockingIP核的配置（4）选择ClockingWizard如图8.16所示，选择左边对话框FlowNavigator内的ProjectManager，点击IPCatalog或者在Window中选中IPCatalog，在IPCatalog的搜索栏中查找ClockingWizard，双击ClockingWizardIP核进行配置。图8.16选择ClockingWizard8.3ClockingIP核8.3.2ClockingIP核的配置（5）设置ClockingWizard：①

ClockingOptions（计时器选项）：可对ClockMonitor（时钟监控）、Primitive（简单选择时钟模式）、ClockingFeatures（计时器特征）等进行配置，如图8.17所示。其中：图8.17计时器选项窗口界面8.3ClockingIP核8.3.2ClockingIP核的配置

②

OutputClocks（输出时钟）：如图8.18所示，可以设置输出时钟的个数、PortName（端口名）、OutputFreq（输出频率）、Phase（相位）、DutyCycle（占空比）等。MMCM模式可以有7个时钟输出，而PLL模式只允许有6个时钟输出。一般情况下相位和占空比最好不要修改，否则资源占用会成倍增加。图8.18输出时钟选项窗口界面8.3ClockingIP核8.3.3ClockingIP核的例化ClockingIP核的例化步骤如下：（1）如图8.19所示，将Sources中的Hierarchy界面切换到IPSources，在clk_wiz_0中的InstantiationTemplate（实例化模板）双击clk_wiz_0.veo，复制VerilogHDL模板。图8.19clk实例化模板选择8.3ClockingIP核8.3.4ClockingIP核的仿真Vivado软件中对调用的ClockingIP核进行仿真和分析的具体步骤如下：1、点击ProjectManager中的AddSources，选择Addorcreatesimulationsource添加创建仿真源文件如图8.21，完成后点击Next。图8..21添加仿真文件8.3ClockingIP核8.3.4ClockingIP核的仿真（2）如图8.22所示，在Addorcreatesimulationsources对话框中点击CreateFile，添加源文件名为Clocking_ipcore_tb的VerilogHDL文件，完成后点击Finish。图8..22创建ClockingIP核仿真源文件8.3ClockingIP核8.3.4ClockingIP核的仿真（3）如图8.23所示，在源文件Sources中的Hierarchy界面，双击SimulationSources中sim_1的Clocking_ipcore_tb文件，在该文件中编写乘法器的仿真驱动程序。图8..23选择Clocking_ipcore仿真驱动文件8.3ClockingIP核8.3.4ClockingIP核的仿真Clockingipcore的仿真驱动程序如下：`timescale1ns/1psmoduleclocking_ipcore_tb();regresetn,clk_in1;wireclk_out1,clk_out2,locked;my_clocking_ipcoreuut(clk_out2,clk_out1,resetn,clk_in1);initial

beginresetn=0;clk_in1=0;#100;resetn=1;foreverbegin#5clk_in1=!clk_in1;endendendmodule8.3ClockingIP核8.3.4ClockingIP核的仿真（4）Clockingipcore仿真波形如图8.24所示，当resetn=1时，clk_in1为100MHz，输出时钟clk_out1为200MHz，clk_out2为50MHz。图8..24Clocking_ipcore仿真波形8.4

DDSIP核8.4.1DDSIP核概述在许多数字通信系统和仪器中，DDS是调制方案和波形产生的重要组成部分。DDSIP核主要由相位累加器、查找表、抖动产生器、泰勒级数矫正模块和AXI4接口。

（1）相位累加器：由加法器和累加寄存器组成，主要用于查找表的地址生成。

（2）查找表：用于存储输出波形的数据。由于正弦波关于π对称，因此在相位截断DDS中只需存储1/4周期的数据就可以构造正弦波。

（3）抖动产生器：由于相位累加器输出结果的低位被舍弃，从而引入周期性的相位误差，这种误差在频谱上形成非期望的谱线，抖动产生器可通过随机信号（方差近似于相位累加器最低整数位的噪声序列）打破LUT地址误差的规律，从而改善无杂散动态范围（SFDR）。

（4）泰勒级数矫正模块：为了减少查找表的存储空间，在相位抖动和相位截短DDS中舍弃高精度相位的小数点部分，从而降低了频谱纯度。在实际应用中常采用相位的小数部分计算泰勒级数修正查找表，从而提高SFDR。

（5）AXI4接口：高性能、高带宽、低延迟的片内总线，用于实现相位累加器的配置、多通道配置、相位累加器输出和波形数据输出。8.4

DDSIP核8.4.2DDSIP核的配置这里以Vivado软件中调用DDSIP核，将100MHz时钟作为驱动，生成带符号16位1MHz正弦波为例，介绍DDSIP核的配置步骤。1.DDSIP核配置步骤如下：（1）双击Vivado软件图标，点击左上角File中的NewProject，根据向导创建一个Vivado工程，修改工程名和工程路径，完成后点击Next进行下一步操作。（2）选择RTLProject，本次不指定源文件（Donotspecifysourcesatthistime），完成后点击Next进行下一步操作。（3）选择FPGA芯片型号为xc7a35tcsg324-1，点击Next查看工程总结，如无误则点击Finish完成工程创建。8.4

DDSIP核8.4.2DDSIP核的配置（4）DDSIP核如图8.25所示。选择左边对话框FlowNavigator内的ProjectManager，点击IPCatalog或者在Window中选中IPCatalog，在IPCatalog的搜索栏中查找DDSCompiler，双击DDSCompilerIP核进行配置。图8..25DDSIP核选择8.4

DDSIP核8.4.2DDSIP核的配置（5）设置DDSCompilerIP核

1）ConfigurationOptions（配置选项）：选择PhaseGeneratorandSINCOSLUT，该模式会根据向导设置自动产生所需要频率的正弦波。另外，若选择PhaseGeneratioronly：只生成相位信息，要设置相位增量值；若选择SINCOSLUTonly，则不需要固定时钟，需根据输入的相位信息phase_data输出对应的正弦波值，可以改变参数获取不同频率的正弦波。

2）SystemRequirements（系统需求）

3）Systemsparameters（系统参数）：相关设置如下。图8..25DDSIP核选择8.4

DDSIP核8.4.2DDSIP核的配置假设数据宽度为16位的DDS，NoiseShaping（噪声整形）选用TaylorSeriesCorrected（泰勒级数校正），则杂散自由动态范围（SFDR）为SFDR=（16-1）*6=90dB■FrequencyResolution（Hz）（频率分辨率）：用于确定相位累加器使用的相位宽度及其相关的相位增量（PINC）和相位偏移（POFF）值。较小的值可提供较高的频率分辨率，但需要较大的累加器，较大的值会减少硬件资源。根据噪声整形的选择，可以增加相位宽度，并使频率分辨率高于指定的分辨率。若采用光栅化模式（Rasterizedmode），是频率分辨率由系统时钟fclk、通道数C和所选模数M决定，公式如下：假设通道数为2，模数为100，系统时钟为100MHz,则输出频率为8.4

DDSIP核8.4.2DDSIP核的配置采用标准模式（Standardmode），频率分辨率的计算与系统时钟fclk、相位宽度、通道数C有关，公式如下：假设相位宽度为16，通道数为1，系统时钟为100MHz，则最高频率分辨率为根据以上说明和计算，设置Configuration窗口的参数，如图8.26所示。8.4

DDSIP核8.4.2DDSIP核的配置图8.26Configuration窗口参数设置8.4

DDSIP核8.4.2DDSIP核的配置②Implementation（实现）：用于对输出波形相位增量、偏移、极性等参数的设置。1）PhaseIncrementProgrammability（相位增量可编程）：可选Fixed（固定）、Programmable（可编程）或者Streaming（流媒体）。这里选择Fixed，可以减少资源使用。2）PhaseOffsetProgrammability（相位偏移可编程）：可选None（无）、Fixed（固定）、Programmable（可编程）或者Streaming（流媒体）。选择Fixed或Programmable可以对相位角偏移进行设置，这里选择None。3）OutputSelection（输出选择）：可选Sine（正弦波）、Cosine（余弦波）或者SineandCosine（正余弦波）。如果选择SineandCosine输出，则创建m_axis_data_tdata的高有效位存放正弦波数据及其符号扩展位、低有效位存放余弦波数据及其符号扩展位。4）Polarity（极性）：可选Negativesine（正弦的负极）或NegativeCosine（余弦的负极），默认即可。5）AmplitudeMode（振幅模式）：可选FullRange（全范围）或者UnitCircle（单位圆），默认选择即可。HasPhaseout（有相位输出）不勾选。8.4

DDSIP核8.4.2DDSIP核的配置6）ImplementationOptions：实现选项，有MemoryType（内存类型）、OptimizationGoal（全局优化）和DSP48Use（DSP48资源的使用程度）三个选项，这里保持默认选择即可。根据以上说明，设置Implementation窗口的参数，如图8.27所示。图8.27Implementation窗口参数设置8.4

DDSIP核8.4.2DDSIP核的配置图8.28Summary窗口参数信息8.4

DDSIP核8.4.3DDSIP核的例化图8.29DDS实例化模板选择DDSIP核的例化步骤如下：（1）如图8.29所示，在Sources界面的IPSources中，找到dds_compiler_0中的InstantiationTemplate（实例化模板），并双击dds_compiler_0.veo，复制VerilogHDL模板。8.4

DDSIP核8.4.3DDSIP核的例化图8.30添加Verilog源文件（2）点击ProjectManager中的AddSources，根据向导选择AddorCreatedesigncources点击Next，添加Verilog源文件，如图8.30所示，点击Finish完成添加。在Hierarchy界面中双击DDS_ipcore_use.v，将生成的VerilogHDL模板粘贴进行IP核调用。8.4

DDSIP核8.4.4DDSIP核的仿真图8.31添加仿真文件在Vivado软件中对调用的MultiplierIP核进行仿真和分析的具体步骤如下：（1）点击ProjectManager中的AddSources，选择Addorcreatesimulationsources添加或创建仿真源文件，如图8.31所示，完成后点击Next。8.4

DDSIP核8.4.4DDSIP核的仿真图8.31添加仿真文件在Vivado软件中对调用的MultiplierIP核进行仿真和分析的具体步骤如下：（1）点击ProjectManager中的AddSources，选择Addorcreatesimulationsources添加或创建仿真源文件，如图8.31所示，完成后点击Next。8.4

DDSIP核8.4.4DDSIP核的仿真图8.32创建仿真源文件（2）如图8.32所示，在Addorcreatesimulationsource对话框中，点击CreateFile添加源文件名为DDS_ipcore_use_tb.v的Verilog文件，点击Finish。8.4

DDSIP核8.4.4DDSIP核的仿真图8.33选择仿真驱动文件（3）如图8.33所示，在源文件Sources中的Hierarchy界面，双击SimulationSources中sim_1的DDS_ipcore_use_tb.v文件，在该文件中编写DDSIP核的仿真驱动程序。8.4

DDSIP核8.4.4DDSIP核的仿真图8.34仿真波形（4）点击RunSimulation中的RunBehavioralSimulation进行行为仿真，波形如图8.34所示。8.5IP核的创建8.5.1IP核的创建与使用步骤本节将介绍使用Vivado的CreateandPackagerIP向导来封装用户自定义的IP，然后在IPCatalog中导入后实现与Xilinx提供的IP一起使用。IPPackager的功能强大，难度低，可操作性很强。1、双击Vivado，新建一个工程添加Verilog源文件，并进行编程。2、使用CreateandPackagerIP向导创建IP核。3、新建一个工程添加Verilog源文件，IPCatalog中添加自定义IP核的路径，并对IP核进行例化。4、对IP核的进行仿真。8.5IP核的创建8.5.2一位全加器IP核代码设计本节介绍在Vivado软件中设计一个1位全加器IP核。1、双击Vivado软件，点击左上角File中的NewProject，根据向导创建一个新的Vivado工程。修改工程名为full_add和工程路径（必须是英文路径），点击Next下一步。2、选择RTLProject，不指定源文件（Donotspecifysourcesatthistime），点击Next下一步。3、选择FPGA芯片型号：xc7a35tcsg324-1，点击Next下一步查看工程总结，如无误可点击Finish完成工程创建。4、点击ProjectManager中的AddSources，根据向导选择AddorCreatedesigncource点击Next，在CreateFile中添加Verilog源文件full_add，点击Finish完成添加；在此后可修改模块名、添加输入输出端口。5、双击DesignSources中的full_add.v，编写1位全加器程序如图8.35，再通过仿真（如图8.36一位全加器仿真）和综合验证程序。8.5IP核的创建8.5.2一位全加器IP核代码设计图8.35一位全加器程序图8.36一位全加器仿真8.5IP核的创建8.5.3一位全加器IP核的创建图8.37IP核设计向导（1）选择Tools中的CreateandPackageNewIP，进入IP核设计向导如图8.37。8.5IP核的创建8.5.3一位全加器IP核的创建图8.38封装选项、外围接口选择（2）外围接口创建、封装IP核或模块如图8.38：8.5IP核的创建8.5.3一位全加器IP核的创建图8.39选择IP核存储路径PackageingOptions（封装选项）：可以使用当前项目（project）或块（block）创建一个新的IP，也可以在指定目录（specifieddirectory）中选择source创建IP核。CreateAXI4Peripheral（创建AXI4外围接口）：可创建一个新的AXI4接口、驱动、软件测试或调试。PackageYourCurrentProject（封装当前工程）：设置IP核存储路径如图8.39，存储路径最好有专门的文件夹来保存用户定义的IP核，方便添加和查看。8.5IP核的创建8.5.3一位全加器IP核的创建图8.40完成IP核封装（3）点击finish完成IP核的添加。8.5IP核的创建8.5.3一位全加器IP核的创建图8.41IP核封装的步骤设置（4）添加完IP核后，可在PackageIP窗口中进行相应的设置，包括：IP核的名字、版本、兼容性、自定义参数、功能描述，在Categories（类别）中添加IP核的存储路径，默认为UserIP（也可指向IP核的工程路径），如图8.41。可在ReviewandPackage进行复查，最后点击PackageIP完成IP核的封装如图8.42。8.5IP核的创建8.5.3一位全加器IP核的创建图8.42PackageIP8.5IP核的创建8.5.4一位全加器IP核的例化（1）双击Vivado软件，点击左上角File中的NewProject，根据向导创建一个新的Vivado工程。修改工程名为full_add_ipcore_use，完成后点击Next。（2）选择RTLProject，不指定源文件（Donotspecifysourcesatthistime），完成后点击Next下一步。（3）选择FPGA芯片型号：xc7a35tcsg324-1，点击Next下一步查看工程总结，如无误可点击Finish完成工程创建。（4）点击ProjectManager中的AddSources，根据向导选择AddorCreatedesigncource点击Next，在CreateFile中添加Verilog源文件full_add_ipcore_use，点击Finish完成添加；在此后可修改模块名、添加输入输出端口。（5）点击ProjectManager中的Settings，选择IP菜单中的Repository，添加1位全加器的存储路径，如图8.43所示。8.5IP核的创建8.5.4

一位全加器IP核的例化图8.43添加自定义IP核路径8.5IP核的创建8.5.4一位全加器IP核的例化图8.44full_add_v1_0选择（6）点击ProjectManager中的IPCatalog，选择UserRepository中的full_add_v1_0,如图8.44所示。8.5IP核的创建8.5.4一位全加器IP核的例化图8.45自定义IP核配置（7）对full_add_v1_0自定义IP核进行相关配置，如图8.45。设置完成后，点击Generate完成IP核的配置。8.5IP核的创建8.5.4一位全加器IP核的例化（8）将Sources中的Hierarchy界面切换到IPSources，在full_add_0中的InstantiationTemplate（实例化模板）双击full_add_0.veo，复制VerilogHDL模板。切换到Hierarchy界面，双击DesignSources中的full_add_ipcore_use.v，调用一位全加器IP核程序：`timescale1ns/1psmodulefull_add_ipcore_use(carry,sum,a,b,cin);inputa,b,cin;outputcarry,sum;full_add_0my_full_add_ipcore//名字映射(.carry(carry),//输出端carry.sum(sum),//输出端sum.a(a),//输入端a.b(b),//输入端b.cin(cin)//输入端