CMOS数字集成电路原理与分析 课件 第七章 CMOS逻辑功能部件

CMOS数字集成电路原理与分析第七章CMOS逻辑功能部件第六章

内容概述调整逻辑关系式，使得输出为负逻辑逻辑关系为与时，nMOS串联、nMOS并联逻辑关系为或时，nMOS并联、pMOS串联改变尺寸可调整输入阈值或速度CMOS静态组合逻辑设计准则晶体管串并联的导电因子串联并联传输门逻辑：同或、异或及选择器动态逻辑电路：高速电路晶体管尺寸设计上拉网最坏情况导电因子上拉网最坏情况导电因子相等CMOS静态逻辑的功耗1.静态功耗：栅极漏电流、漏极反偏pn结漏电流及亚阈值电流引起。2.动态功耗：短路电流和瞬态电路。CMOS静态逻辑门的延迟采用多阈值，降低电源电压降低电源电压，减小工作频率第7章CMOS逻辑功能部件010205算数逻辑单元和移位器二进制译码器02要点内容多路开关要点内容04乘法器要点内容要点内容0103要点内容二进制加法器和进位链7.1多路开关第7章CMOS逻辑功能部件多路开关也叫数据选择器或多路选择器，它可以在控制信号的作用下从多个数据通道中选择某一路到输出端。K0K1Y00D001D110D211D3晶体管级怎么实现？1bit多路开关K0、K1取反需要两个反相器共34个晶体管7.1多路开关第7章CMOS逻辑功能部件1.基于逻辑门的电路实现2.CMOS组合逻辑规则构建的晶体管级的电路实现4个3输入与门、1个4输入或非门、1个反相器构成K0、K1取反需要两个反相器，共46个晶体管从集成电路的角度，还应该要完成哪些设计呢？MOS晶体管的具体尺寸上拉网和下拉网的最坏情况4个p管串联，3个n管串联Kp/4=Kn/3Wp=(4mn/3mp)Wn分析速度，功耗版图1bit多路开关7.1多路开关第7章CMOS逻辑功能部件K0K1Y00D001D110D211D33.基于传输门逻辑的多路开关在实际应用中，多路开关多采用传输门逻辑实现1bit多路开关结构简单、速度功耗具有优势K1K0Y[3:0]00D0[3:0]01D1[3:0]10D2[3:0]11D3[3:0]K0,1D0[3:0]D1[3:0]D2[3:0]D3[3:0]Y[3:0]D0[3:0]D1[3:0]D2[3:0]D3[3:0]Y[3:0]7.1多路开关第7章CMOS逻辑功能部件多路数据选择2026/1/6多路数据选择应用实例温度传感器湿度传感器压力传感器7.1多路开关第7章CMOS逻辑功能部件多路数据选择7.2二进制译码器第7章CMOS逻辑功能部件二进制译码器是实现代码转换的核心组件，它能够将二进制码“翻译”成对应的输出信号，被广泛应用于计算机、通信系统等领域。nbit输入信号译码器2n输出状态输入（3bit)输出（8bit）A0A1A2Y0Y1Y2Y3Y4Y5Y6Y700010000000001010000000100010000001100010000100000010001010000010011000000010111000000013-8译码器7.2二进制译码器第7章CMOS逻辑功能部件二进制译码器在实际应用中发挥着重要作用。在计算机的存储器系统中，二进制译码器用于选择存储单元，根据地址信号可准确找到对应的存储单元并进行数据读/写；在数字显示系统中，二进制译码器将二进制码转换为可驱动数码管显示的信号，以实现数字的直观显示。7.3二进制加法器和进位链第7章CMOS逻辑功能部件二进制加法半加(HalfAdder，HA)2个加数相加产生和值和进位输出2个加数及进位信号相加产生和值和进位输出全加（FullAdder，FA）二进制加法的基础运算单元输入信号输出信号ABSCo0000011010101101二进制半加运算输入信号输出信号ABCiSCo0000000110010100110110010101011100111111二进制全加运算S=A⊕B

Co=AB

7.3二进制加法器和进位链第7章CMOS逻辑功能部件一位全加器电路设计和值S计算电路ABCoSCiFulladder进位计算电路和值计算与进位计算模块的输入相同是否有共用电路？7.3二进制加法器和进位链第7章CMOS逻辑功能部件一位全加器电路设计1bit晶体管级全加器电路依据静态CMOS组合逻辑设计规则“和值”计算中包含与“进位产生”计算“进位产生”共享全加器进位计算1.互补静态CMOS全加器共用连接Ci(关键路径)的管子尽量靠近输出端和值计算7.3二进制加法器和进位链第7章CMOS逻辑功能部件一位全加器电路设计2.镜像CMOS全加器上拉网优化后全加器（镜像全加器）7.3二进制加法器和进位链第7章CMOS逻辑功能部件一位全加器电路设计3.传输门加法器G=ABP=进位产生信号进位传输信号进位取消信号7.3二进制加法器和进位链第7章CMOS逻辑功能部件一位全加器电路设计传输门加法器晶体管级电路7.3二进制加法器和进位链第7章CMOS逻辑功能部件一位全加器电路设计4．曼彻斯特进位链加法器P为1，G和D均为0，Ci被传输至CoG有效时，Mp导通，Mn截止，进位输出信号被上拉为逻辑1。D有效时，Mp截止，Mn导通，进位输出信号被下拉为逻辑0。7.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计1．行波进位加法器tadder=(n-1)tcarry+tsum结论:1.逐位进位加法器的传播延时与n成线性关系2.优化逐位进位加法器的全加器单元时，优化“进位延时”比“和延时”重要。7.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计输入信号和值输出ABCiS0000100110010100110110010101011100111110输入信号进位输出ABCiCo00001001010100101110100011011011010111107.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计正负补偿型行波进位4位加法器行波进位加法器优化目标:使进位通路延迟最小利用加法器的反相特性消除进位链上的反相器奇数单元偶数单元奇数单元偶数单元采用正负补偿型行波进位结构，nbit加法器的进位延迟减少了n-1个反相器的延迟。7.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计2.四位曼彻斯特进位链加法器进位输出信号由动态曼彻斯特进位电路产生G=ABP=和值输出信号由传输门加法器产生7.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计3.进位旁路加法器进位传输信号Pk、进位产生信号Gk以及进位输入信号Cik

来生成对应各位的进位输出信号进位链传输最坏情况：P0P1P2P3=1,进位输入信号Ci0=1，该信号会沿着整个加法器链完成传输将P0P1P2P3作为多路开关的控制信号，当其值为1时，进位输入信号Ci0通过旁路开关送至进位输出信号Co3，改善最坏情况时的进位信号传输延迟。7.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计n位进位旁路加法器结构n/m个等长的旁路级每一级含m位tadder=tsetup+mtcarry+(n/m-1)tbypass+(m-1)tcarry+tsumtsetup：进位产生信号和进位传输信号所需要的固定时间tcarry：一位进位输出信号的延迟tbypass：通过一级旁路多路开关的传输延迟tsum：产生最后一级“和”所需要的延迟4~8位以内，采用行波进位加法器超过4~8位，采用进位旁路加法器7.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计4.超前进位加法器行波进位加法器和进位旁路加法器逐级进位问题位数增大加法器速度降低Coi

=

Gi

+

PiCi(i-1)第i级进位输出信号：Cii为第i级的进位输入信号，来源于前一级的进位输出，所以有Cii=Co(i-1)Coi

=Gi

+PiCo(i-1)第0级：Co0=G0+P0Ci0（Ci0为加法器的初始输入进位，通常为0）第1级：Co1=G1+P1Co0=G1+P1G0+P1P0Ci0第2级：Co2=G2+P2Co1=G2+P2G1+P2P1G0+P2P1P0Ci0第i级：Coi=Gi+PiCo(i-1)=Gi+PiGi-1+PiPi-1Gi-2+…+PiPi-1Pi-2…P0Ci0第n-1级：Co(n-1)=Gn-1+Pn-1Co(n-2)=Gn-1+Pn-1Gn-2+Pn-1Pn-2Gn-3+…+Pn-1Pn-2…P0Ci0直接写出所有进位与输入信号的关系任何一位的进位输出只由本级和前级的输入信号组成而不必等待逐级传输Si

=

Co(i-1)⊕Ai⊕Bi

=

Co(i-1)⊕Pi7.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计Si

=

Co(i-1)⊕Ai⊕Bi

=

Co(i-1)⊕Pi4位超前进位加法器随着加法器位数的增大，这种超前进位加法器所需门的尺寸显然会增大到难以实现，因此，超前进位加法器的级数通常不超过4级，若位数较大，则在每4级之间采用行波进位加法器结构。7.4算数逻辑单元和移位器第7章CMOS逻辑功能部件算数逻辑单元算术逻辑单元（ArithmeticLogicUnit，ALU）既能进行算术运算，又能进行逻辑运算的单元基于传输门逻辑的算数逻辑单元7.4算数逻辑单元和移位器第7章CMOS逻辑功能部件移位器b7b6b5b4b3b2b1b00b7b6b5b4b3b2b1右移1位b6b5b4b3b2b1b00左移1位0110111000110111右移1位11011100左移1位十进制1102205522一位可编程移位器随着移位位数的增大，电路复杂度增大7.4算数逻辑单元和移位器第7章CMOS逻辑功能部件移位器1.桶形移位器行数代表字长列数代表最大的可移位数1.信号只需要通过一个传输门，传播延时为常数2.面积主要被布线通道占据特点：7.4算数逻辑单元和移位器第7章CMOS逻辑功能部件移位器桶式移位器版图7.4算数逻辑单元和移位器第7章CMOS逻辑功能部件移位器2.对数移位器移位数控制为2i，设最大移位宽度为M位，则移位级数为log2M，速度也取决于log2M7.4算数逻辑单元和移位器第7章CMOS逻辑功能部件移位器2.对数移位器7.5乘法器第7章CMOS逻辑功能部件二进制乘法器运算基础两个无符号二进制数X（M位）与Y（N位）的乘法操作可表示为：x+部分积被乘数乘数结果1010101010101010101110011100000001010101011手工计算二进制乘法的例子直接按公式顺序执行，需依次完成N次部分积生成与累加操作，导致总延迟较大7.5乘法器第7章CMOS逻辑功能部件二进制乘法器的电路实现1．移位累加乘法器重复使用一组加法器和移位寄存器来实现部分积的累加x+部分积被乘数乘数结果X3X2

X1X0

X3Y0

X2Y0

X1Y0

X0Y0

Y3Y2

Y1Y0

X3Y1

X2Y1

X1Y1

X0Y1

X3Y2

X2Y2

X1Y2

X0Y2

X3Y3

X2Y3

X1Y3

X0Y3

部分积产生电路(i=0~3)X3Y0

X2Y0

X1Y0

X0Y0

i=0i=1X3Y1

X2Y1

X1Y1

X0Y1

X3Y2

X2Y2

X1Y2

X0Y2

i=2X3Y3

X2Y3

X1Y3

X0Y3

i=2Y0部分积Y1部分积Y2部分积Y3部分积将部分积XkYi分用Pkj表述P30P20P10P00

P31P21P11P01

P32P22P12P02

P33P23P13P03

4bit累加(i=0~1)7.5乘法器第7章CMOS逻辑功能部件二进制乘法器的电路实现移位累加乘法器也可以采用一个M位加法器和一个(M+N)位的移位寄存器就实现。开始时移位寄存器将Y存储在低N位，高M位全部置0来完成初始化。每一步，如果Y相对应的位为1，则将X和移位寄存器中高M位相加，如果Y对应的位为0，则无需相加或者说将0和高M位相加。加完后将移位寄存器向右移位且最高位补加法器的进位信号。结构简单，需要多步累加7.5乘法器第7章CMOS逻辑功能部件二进制乘法器的电路实现2．并行阵列乘法器tm​=[(M−1)+(N−2)]tcarry+(N−1)tsum+tand关键路径7.5乘法器第7章CMOS逻辑功能部件二进制乘法器的电路实现3．保留进位乘法器tm​=(N−1)tcarry​+tand​+tmerge7.5