【《可编程门阵列FPGA概述》3200字】

可编程门阵列FPGA概述FPGA，即“可反复编程的逻辑器件”，作为一款在专用集成电路ASIC的功能相对固定，局限性较大的限制条件下所产生的器件，无论是灵活性还是其强大的运算处理能力，在现在的硬件领域可谓是一骑绝尘。如今FPGA广泛活跃于电子通信、图像处理、外设接口等龙头领域，未来的FPGA芯片将会是高度集成的、低功耗的、低成本的。FPGA被设计师们偏爱主要因为有以下三大方面的优势：设计灵活多变：FPGA硬件可以根据用户需求自行编写代码实现功能，程序既可以断电消失，又可以利用Flash进行固化，同时可以利用bit文件或sof文件在不同芯片型号的硬件中完美移植，并针对需求编写驱动进行扩展外设；系统高速并行处理：FPGA设计中的并行处理可以成倍提高运行速度，在资源剩余较多时同时还可以通过流水线以牺牲面积的方法提高系统时钟主频，同时内部含有丰富的时钟单元，可以通过锁相环倍频与流水线相结合实现一些特定环境下的实时处理数据的需求[59]；高度集成性：经过不断的革新FPGA集成了网口、数模转换、USB等接口驱动；芯片可以在制板时多层合一使用，提升硬件整体能力，在编译程序时系统会自动规划最优的板级间走线路径，自动实现硬件单元间的布局布线。1.1FPGA建模步骤在设计之初，设计者要进行FPGA功能的需求分析，并进行模块划分，其具体流程如图2-6所示。下面对FPGA具体设计步骤进行介绍。设计输入在设计输入阶段，用户要在Vivado软件中创建相应的FPGA项目，并在工程中添加或建立相应的程序文件构建子模块，最后再整合成为顶层文件。FPGA项目中包含了所有构建系统的模块与资源，例如用来进行代码编写的.V文件、进行管脚约束和电平约束的约束文件、仿真的激励文件TB、资源利用网表文件、逻辑硬件电路图、系统内部规定的IP核模块、DSP处理器等。约束输入约束阶段，主要是进行系统时钟主频的设计以及给定管脚的电平与接口以便于进行系统的布局布线。可以通过软件直接配置电平类型和管脚分配，也可以通图2-6FPGA开发流程图Figure2-6FPGAdevelopmentflowchart过约束文件编写。设计仿真在设计输入、设计综合以及设计实现后，用户可以通过Vivado仿真对自己设计的工程进行不同种类的仿真验证。设计输入后可以进行功能仿真，功能仿真中不会考虑时钟和布局布线等问题，只要逻辑正确便可以得到正确的结果。设计综合后可以进行综合后功能仿真，此时的仿真结果除时序外更接近真实情况。设计完成后可进行布局布线后时序仿真，此时若不满足时序约束仿真结果便会出现偏差，这时的仿真结果与上板后的结果基本一致。设计实现仿真结果验证完毕，要进行设计实现步骤。将布局后的电路逻辑生成可下载的网表文件。Vivado和ISE软件生成bit文件，而QuartusII软件则生成.sof文件。生成的文件可以下载到目标器件实现所需的功能。分析实现结果经历上述流程后，一定要对系统消耗内部资源占比、时序分析和剩余时钟裕量、静态功耗占比和芯片结温等设计性能指标进行分析。在Vivado中在布局布线后可以在Projectsummary界面查看功耗与结温等参数；在Timming窗口可以查看时序分析结果，若三个时钟参数内有一个漂红则证明时序设计不符合要求，均为黑色则证明设计成功。系统内部资源占比以及Slice等可以通过布局布线中的Utilization中查看。设计优化在设计中很难通过一次设计便达到预期效果，针对功耗结果和时钟裕量等参数，用户可以针对.V文件更改电路逻辑并通过约束文件改变时钟频率，然后重新编译布局布线重复上述过程达到设计最优化。板级调试在生成下载bit文件后，用户就可以通过USB下载器连接FPGA开发板并进行通电，通过OpenTarget选项自动连接开发板，利用JTAG接口下载程序观察结果。但在下载过程中仅能看到最终实验现象，在调试中如果中间过程出现偏差会导致无法产生预期效果，此时为了观察中间信号在上板调试过程中可以通过内部IP中的ILA逻辑分析仪抓取信号辅助验证。1.2FPGA芯片选型及资源情况目前FPGA器件行业的两大巨头分别是Altera公司（已被Intel公司收购）和Xilinx公司，市面上近9成的FPGA器件均是出自两大公司生产加工。两者的内部结构略有差异，但是相较于配套的软件而言，Xilinx赛灵思公司的Vivado在内部仿真以及与C语言应用、Simulink联合仿真等方面要优于Altera公司的Quartus。在高速通信、大量数据传输、航天精密器件制造、工业仪器和医疗设备等投资巨大的市场，需要一个工作不受环境限制且性能优良的产品组合。在保障系统性能的同时，开发者还要尽可能的优化器件的处理能力，使其处理带宽尽可能提高，系统移植更加方便，在推广其使用范围的同时保证功耗趋近理想化。由于市场需求逐步转向低功耗低成本，赛灵思公司推出了Artix-7系列FPGA器件。在保证成本合理的情况下，对比之前的系列产品降低了芯片功耗，并且选用成本范围内的最优收发器和信号处理元件来实现高速带宽传输。同时在保证功耗一致的前提下，开发者在使用Artix-7系列时可以额外获得一倍的逻辑密度。其器件工艺为28nm，体积小易便携，同时有着强大的抗干扰能力和散热能力，无论是风沙等恶劣天气还是在温度过高的场景都能正常运行。本文综合性能、资源及成本等多方面指标选用了赛灵思公司中Artix-7系列的xc7a100tfgg484-2芯片进行硬件的实现。这款芯片有着丰富的时钟资源、I/O资源、乘法器资源、RAM资源以及一些特殊的硬核IP块。其基本单元可配置逻辑块（ConfigurableLogicBlock,CLB）的微观结构如图2-7所示。图中CLB内部主要由2个更小的单位Slice所组成，每个Slice都有独立的高速进位链以及独立的布线通道连接到矩阵开关，通过矩阵开关可以实现Slice与FPGA布线池之间的灵活编程。而每个Slice单元又包含了4个逻辑功能发生器（查找表），8个存储单元（触发器），功能丰富的复用开关以及进位链。图2-7CLB内部结构Figure2-7internalstructureofCLBXilinx中Artix-7系列的主要功能是基于查找表实现的。查找表（Look-upTable,LUT）本身是一种存储器实现的结构，其实现功能的原理是将可能产生的所有结果储存在LUT中，通过逻辑关系调用出设计者所需要的数据从而实现预期功能，故其理所应当地可以被设计成ROM、RAM或移位寄存器的功能。大多数的FPGA芯片中LUT均为4输入1输出，Xilinx的LUT为6输入1输出，其基本原理架构如图2-8所示。图2-86输入LUT原理图Figure2-86schematicdiagramofinputLUT触发器（FlipFlop,FF）也是FPGA内部基本的存储单元，触发器单元通常用于配对LUT进行逻辑优化中的流水线处理和数据存储，基本的触发器结构包括了一个数据输入信号，一个时钟触发信号，一个复位内部信号和一个触发器的输出，其结构如图2-9所示。在正常的操作过程中，数据输入端口上的值在每个时钟上升沿到来时将被锁存并传输到输出端口。时钟使能信号是为了让触发器可以在连续多个时钟周期保持某一固定电平值。当时钟使能信号拉高时，新的数据才会在时钟上升沿被锁存到数据的输出端口上。图2-9触发器结构Figure2-9triggerstructure除了上述两种基本存储单元，FPGA内嵌的存储器单元还包括块RAM和分布式RAM，它们都可以用于随机存储器（RAM）、只读存储器（ROM）或移位寄存器。二者的区别在于分布式RAM是基于CLB的查找表，其存储性能及稳定性略逊于块RAM，块RAM（BRAM）则是内嵌于FPGA中的RAM，可以满足相对较大存储量的数据存储需求。并且分布式RAM的实现方式为组合逻辑，而BRAM的实现方式为时序逻辑。XilinxFPGA中较常见的两类BRAM存储器，其单块的容量分别为18Kb和36Kb。不同器件的BRAM总存储量大小不一样。BRAM存储器固有的双口特性使其可用于同时钟周期并行访问不同的地址。BRAM有着丰富的可编程双口RAM数据、地址和控制接口，也可以配置为单口RAM、FIFO、移位寄存器等常用存储器。FPGA内部的时钟布线资源是有限的，在一些极端情况下，设计中出现一些时钟布局布线资源紧张也有可能发生。XilinxFPGA内部会将时钟布局布线资源划分到不同的“时钟区”中，每个时钟区均有其一定的“势力范围”，在势力范围内存在一定数量的I/O口数量、逻辑资源、存储器资源或DSPSlice资源，同时存在一个CMT相对应。CMT是芯片内时钟资源IP，一个CMT由一个MMCM时钟管理器和一个PLL锁相环构成，完成分频、倍频、去时钟偏斜、时钟抖动滤波等功能。xc7a100tfgg484-2芯片中CMT数量为6个。表2-4列出了Xilinx中Artix-7系列AX7103开发板中xc7a100tfgg484-2芯片上述基本单元的具体情况，通过表格分析我们可以得出xc