《电子电路分析与应用》课件任务7十进制计数器的制作

5.1.触发器5.1.1基本概念：能够存储１位二值信号的基本单元电路。5.1.2特点：（1）有两个稳定的状态：０和１。（2）在适当输入信号作用下，可从一种状态翻转到另一种状态；（3）在输入信号取消后，能将获得的新状态保存下来。触发器是时序逻辑电路中最基本的电路元件，它是由门电路合理连接而成，具有记忆功能十进制计数器的制作27一月20265.1.3触发器的现态和次态现态：加入输入信号之前触发器输出端的状态，用Ｑn表示。次态：加入输入信号之后触发器输出端的状态，用Ｑn+1表示。5.1.4触发器逻辑功能描述方法①功能表（特性表）②特性方程③状态图④波形图6.时序逻辑电路27一月2026按结构可分为RS锁存器边沿触发触发器电平触发的触发器脉冲触发的触发器5.1.5触发器分类按逻辑功能可分为RS触发器JK触发器D触发器T和T′触发器6.时序逻辑电路27一月20265.1.6基本RS触发器电路组成和逻辑符号信号输入端，低电平有效。信号输出端，Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态，6.时序逻辑电路27一月2026（1）由与非门组成的基本RS触发器10010

10①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。R端称为触发器的置0端或复位端。下一页返回6.时序逻辑电路27一月20260110②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。1

016.时序逻辑电路27一月20261110③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。1

1不变10下一页返回6.时序逻辑电路27一月202600110

0不定？④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。6.时序逻辑电路27一月2026功能表6.时序逻辑电路由卡诺图可得出其逻辑表达式为约束条件27一月2026（d）工作波形不定状态例5.1：由与非门组成的基本RS触发器的输入波形如图所示，试画出输出波形图（假设初始状态为0）。6.时序逻辑电路01101100010101不定×（c）特性表6.时序逻辑电路（a)逻辑图（b）逻辑符号（2）由或非门组成的基本RS触发器0001111001（d）卡诺图112.基本R-S触发器（或非门构成）01101100010101不定×（c）特性表1××S（e）特性方程约束条件6.时序逻辑电路基本RS触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。下一页返回6.时序逻辑电路27一月20265.1.7同步RS触发器R'S'CP＝0时，R'=S'=1，触发器保持原来状态不变。CP＝1时，工作情况与基本RS触发器相同。下一页返回6.时序逻辑电路27一月2026功能表下一页返回6.时序逻辑电路特征方程：27一月2026（CP=1期间）主要特点波形图（1）时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。不变不变不变不变不变不变置1置0置1置0不变下一页返回6.时序逻辑电路27一月2026保持置1保持置1保持置0保持置1保持置0保持练习：根据同步RS触发器的输入波形图画出输出波形图（假设输出的初始状态为0）6.时序逻辑电路图5.1.4同步JK触发器（a）电路结构（b）逻辑符号

6.时序逻辑电路5.1.8同步JK触发器27一月2026为了克服同步RS触发器在时出现不定状态，将触发器输出端的状态反馈到输入端，这样，G3和G4的输出不会同时出现0，从而避免了不定状态的出现。这便是同步JK触发器，J和K为信号输入端。表5.1.3同步JK触发器的状态真值表6.时序逻辑电路输入

输出 逻辑功能

JK CP=0 CP=1 000 保持 0 保持

001 1 010 0 置0011 0 100 1置1101 1 110 1翻转

111 0 27一月20260001111001（d）卡诺图1111（e）特性方程0001×（b）特性表0101010×1110110（

CP=1期间有效

）CP=1期间27一月20265.1.8同步JK触发器6.时序逻辑电路5.1.9主从触发器1、主从JK触发器的结构（a）电路结构（b）逻辑符号6.时序逻辑电路反馈线

CPQJKQ

CI1J1K27一月2026波形图6.时序逻辑电路主从JK触发器可以很好的克服空翻，但工作速度慢、抗干扰能力差。边沿触发器可以克服这一缺点，提高抗干扰能力，且工作速度快，因而得到广泛应用。27一月2026解：在CP高电平时，触发器翻转，根据同步RS触发器的功能表即可画出和端的波形，如图5.1.4所示。图5.1.4Q例5.2已知同步RS触发器的时钟信号和输入信号如图所示，试画出输出端的波形，设触发器的初态为=0。6.时序逻辑电路27一月2026RSCP由同步触发器的分析可以看出，当CP=1时，输入信号改变，信号器的输出状态就会改变。我们希望每来一个CP脉冲，触发器只翻转一次，多余的变化是我们不需要的。在同一个CP作用期间触发器发生多余的变化称为空翻。同步触发器都存在空翻问题，采用主从结构可以很好克服空翻。6.时序逻辑电路27一月20265.1.8JK触发器同步JK触发器主从JK触发器边沿JK触发器优点：克服了同步RS触发器的不定状态。缺点：存在空翻现象优点：主从JK触发器可以很好的克服空翻，缺点：工作速度慢、抗干扰能力差。优点：克服了空翻，抗干扰能力强，且工作速度快。因而得到广泛应用。6.时序逻辑电路图5.1.4同步JK触发器（a）电路结构（b）逻辑符号

6.时序逻辑电路主从JK触发器的结构（a）电路结构（b）逻辑符号反馈线

CPQJKQ

CI1J1K6.时序逻辑电路

边沿JK触发器只在时钟脉冲的上升沿或下降沿才接收信号，并按输入信号翻转，而在其它时刻，触发器将保持状态不变，这样的触发器称为边沿触发器。边沿JK触发器的逻辑功能与同步JK触发器和主从JK触发器相同，它们的特性表、特性方程都相同。6.时序逻辑电路27一月2026Qn10011100Qn01

Qn

CPJ

K

Qn

Qn+1

0001101101010101

×

×

×

×

JK触发器特性表(保持功能)

(置“0”功能)

(置“1”功能)(翻转功能)特性方程（CP下降沿有效）6.时序逻辑电路27一月2026已知上升沿触发的JK触发器的CP、J、K的波形如图所示，画出输出Q的波形图(初始状态为0）。置0保持置1保持保持翻转置1置06.时序逻辑电路翻转置0保持置1翻转翻转已知下降沿触发的JK触发器的CP、J、K的波形图如图所示，请画出输出波形图（初始状态为0）。6.时序逻辑电路5.1.11边沿D触发器6.时序逻辑电路电路结构逻辑符号27一月2026边沿D触发器的特性方程为

（5.3.1）由于D触发器只保存最新输入状态的功能，所以又称D锁存器。功能表置0置1解：D触发器是上升沿触发方式，既在CP的上升沿时刻接收信息并锁存于内部。所以D触发器的新状态仅取决于CP上升沿来临前瞬时的D信号。与D触发器的原状态无关。CPD

图5.3.2例5.3.1波形图例5.3.1

某上升沿触发的边沿D触发器，时钟脉冲CP和输入信号D的波形如图5.3.2所示，试画出输出端Q的波形（初始状态为0）。6.时序逻辑电路27一月2026Q5.1.12触发器逻辑功能的转换在双稳态触发器中，除了RS触发器和JK触发器外，根据电路结构和工作原理的不同，还有众多具有不同逻辑功能的触发器。根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后，转换为另一种逻辑功能的触发器。6.时序逻辑电路27一月2026JK触发器→D触发器6.时序逻辑电路27一月2026JK触发器→T触发器6.时序逻辑电路27一月2026JK触发器→T＇触发器T＇触发器的逻辑功能：每来一个时钟脉冲翻转一次。D触发器→T＇触发器6.时序逻辑电路27一月2026在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为数码寄存器和移位寄存器两大类。数码寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。5.2.3寄存器6.时序逻辑电路27一月20265.2.１数码寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进寄存器中，即有：6.时序逻辑电路27一月20265.2.2移位寄存器（1）4位右移移位寄存器并行输出在存数操作之前，先用RD（负脉冲）将各个触发器清零。当出现第1个移位脉冲时，待存数码的最高位和4个触发器的数码同时右移1位，即待存数码的最高位存入Q0，而寄存器原来所存数码的最高位从Q3输出；出现第2个移位脉冲时，待存数码的次高位和寄存器中的4位数码又同时右移1位。依此类推，在4个移位脉冲作用下，寄存器中的4位数码同时右移4次，待存的4位数码便可存入寄存器。6.时序逻辑电路27一月20266.时序逻辑电路27一月2026011100110001并行输出（2）4位左移移位寄存器6.时序逻辑电路27一月20266.时序逻辑电路27一月20265.2时序逻辑电路的分析组合逻辑电路的基本元件是基本逻辑门，不具有记忆功能。时序逻辑电路的基本元件是触发器，具有记忆功能。时序逻辑电路按其触发器翻转的次序分为：①同步时序逻辑电路②异步时序逻辑电路时序逻辑电路的基本功能电路有：①寄存器②计数器同步时序逻辑电路的工作速度高于异步时序逻辑电路，但结构往往比时序逻辑电路复杂。5.2.1时序逻辑电路的分类及状态描述6.时序逻辑电路27一月20265.2时序逻辑电路的分析时序逻辑电路的功能常用的表示方法：①逻辑方程式：输出方程、驱动方程、状态方程②状态转换表：是将时序逻辑电路的输入信号、电路的原状态和电路的输出信号、电路的新状态用表格的形式表示出来③状态转换图：是将电路的各种状态以及相应的转换条件用图形表示出来。④时序图：也称工作波形图，是将在时钟脉冲的作用下输出状态随输入信号、电路的原状态变化而变化的过程用波形图表示出来。5.2.2时序逻辑电路的分析方法①确定时序电路的工作方式②写驱动方程、状态方程、输出方程③列状态转换表④画状态转换图⑥分析得出电路的逻辑功能⑤画时序图时序逻辑电路的分析步骤：6.时序逻辑电路27一月20265.2.4.计数器能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······6.时序逻辑电路27一月20261.同步时序电路分析举例例5.3.1分析所示电路的逻辑功能。[解](1)三个同步触发的下降沿JK触发器：CP统一控制CP0、CP1、CP2，三触发器一同翻转。27一月20266.时序逻辑电路1.同步时序电路分析举例6.时序逻辑电路27一月2026[解](2)驱动方程27一月20261.同步时序电路分析举例例5.4.1分析所示电路的逻辑功能。(4)输出方程6.时序逻辑电路[解](2)驱动方程（3）状态方程：将驱动方程代入JK触发器特性方程中，得：27一月2026(5)状态转换表6.时序逻辑电路（6）状态转换图任一无效状态都在有限个时钟脉冲的作用下进入有效循环中，这种电路称为能够自启动的时序逻辑电路，否则称为不能自启动。6.时序逻辑电路27一月2026（7）状态时序图（8）逻辑功能分析：由状态表、状态转换图和时序图均可看出，此电路有6个有效工作状态，在时钟脉冲CP的作用下，电路状态从000-101反复循环，同时输出端C输出进位信号，所以此电路为同步六进制计数器。6.时序逻辑电路2.异步时序电路分析举例6.时序逻辑电路27一月2026解：（1）三个异步触发的下降沿JK触发器例5.3.2分析所示电路的逻辑功能。解：J0=K0=1,J1=K1=1，J2=K2=1（2）驱动方程（3）输出方程6.时序逻辑电路27一月2026（4）波形图F0每输入一个时钟脉冲翻转一次。F1在Q0由1变0时翻转。F2在Q1由1变0时翻转。6.时序逻辑电路27一月2026CP1=Q0CP2=Q1（5）转换状态表6.时序逻辑电路27一月2026

（6）电路的状态转换图CP10000012001010301001140111005100101610111071101118111000000001010011111110100101Q2Q1Q0（7）从状态表或波形图可以看出，从状态000开始，每来一个计数脉冲，计数器中的数值便加1，输入8个计数脉冲时，就计满归零，所以作为整体，该电路也可称为八进制计数器。这种结构特点的计数器称为异步计数器。异步计数器结构简单，但计数速度较慢。同步计数器结构较复杂，但计数速度快。6.时序逻辑电路27一月20266.时序逻辑电路27一月2026练习：试分析下图逻辑电路的功能。解：（1）三个异步触发的上升沿D触发器（2）驱动方程（3）状态方程：将驱动方程代入特性方程中，得：6.时序逻辑电路27一月2026CP1=Q0CP2=Q1（4）波形图6.时序逻辑电路27一月2026（5）状态转换表6.时序逻辑电路27一月2026000001010011111110100101Q2Q1Q0（6）状态转换图（8）由波形图、状态表、状态转换图可以分析得出该逻辑电路实现3位异步二进制减法计数功能。6.时序逻辑电路27一月20265.3十进制计数器(1)同步十进制加法计数器(1)四个同步触发的下降沿JK触发器：CP统一控制CP0、CP1、CP2、CP3、，四触发器一同翻转。6.时序逻辑电路(2)驱动方程：6.时序逻辑电路27一月2026（3）状态方程：将驱动方程代入JK触发器特性方程中，得：6.时序逻辑电路（4）状态转换表27一月20266.时序逻辑电路（5）状态转换图0000100100011000001000110111011001000101Q3Q2Q1Q027一月2026（6）时序图（8）逻辑功能分析：由状态表、状态转换图和时序图均可看出，此电路有10个有效工作状态，在时钟脉冲CP的作用下，电路状态从0000-1001反复循环，所以此电路为同步十进制计数器。6.时序逻辑电路27一月2026作业：分析下图所示的逻辑电路功能，检查电路能否自启动。6.时序逻辑电路27一月2026[解](1)三个同步触发的下降沿JK触发器：CP统一控制CP0、CP1、CP2、，三触发器一同翻转。6.时序逻辑电路27一月2026（2）驱动方程（3）状态方程：将驱动方程代入JK触发器特性方程中，得：（4）输出方程6.时序逻辑电路27一月20266.时序逻辑电路27一月2026（5）状态转换表Y00000100010100010011001110001001010101

1100110000111100016.时序逻辑电路27一月2026000001010011111110100101Q2Q1Q0/0/0/0/0/0/1/1（6）状态转换图/0Y00000100010100010011001110001001010101

110011000011110001/0（8）逻辑功能分析：由状态表、状态转换图和时序图均可看出，此电路有7个有效工作状态，在时钟脉冲CP的作用下，电路状态从000-110反复循环，同时输出端Y输出进位信号，所以此电路为同步七进制计数器，无效状态111经过1个时钟脉冲进入有效状态000，所以该电路能够自启动。6.时序逻辑电路27一月2026（7）时序波形图

集成计数器

了解集成计数芯片74LS161的逻辑功能；掌握集成计数芯片74LS161的应用；了解74LS161与74LS160功能的不同。

学习目标

集成计数器74LS161外引脚图及逻辑符号外引脚图逻辑符号

集成计数器74LS161功能表输

入输

出EPETCPD3D2D1D0Q3Q2Q1Q00××××××××000010××↑dcbadcba1101×××××保

持11×0×××××保

持（Co=0）1111↑××××计

数

集成计数器74LS161应用十六以内的任意进制加法计数器

在输入第N个计数脉冲CP后，通过控制