数字逻辑第四章课后答案

盛建伦：《数字逻辑与VHDL逻辑设计》习题解答PAGEPAGE204-习题4解答4-1试用与非门设计实现函数F(A,B,C,D)=Σm(0,2,5,8,11,13,15)的组合逻辑电路。解：首先用卡诺图对函数进行化简，然后变换成与非-与非表达式。ABAB1001CD0001000101001110011010101110&&&&&&&&&&&&&化简后的函数&&&&&4-2试用逻辑门设计三变量的奇数判别电路。若输入变量中1的个数为奇数时，输出为1，否则输出为0。解：本题的函数不能化简，但可以变换成异或表达式，使电路实现最简。真值表：逻辑函数表达式：ABCY=1=1AB=1=1ABCY逻辑图001010011100101110111011010014-3用与非门设计四变量多数表决电路。当输入变量A、B、C、D有三个或三个以上为1时输出为1，输入为其他状态时输出为0。解：真值表：先用卡诺图化简，然后变换成与非-与非表达式：AB0AB0000CD0001000100101110010011101110Y逻辑图&&逻辑图&&&&&0001001000110100010101100111100010011010101111001101111011110000000100010111逻辑函数表达式：4-4用门电路设计一个代码转换电路，输入为4位二进制代码，输出为4位循环码。解：首先根据所给问题列出真值表，然后用卡诺图化简逻辑函数，按照化简后的逻辑函数画逻辑图。真值表：卡诺图化简：AB0AB0000CD0001000100001110111111111110Y1Y2Y3Y4AB00AB0011CD0001000100111110001100111110Y1的卡诺图0001001000110100010101100111100010011010101111001101111011110000000100110010011001110101010011001101111111101010101110011000AB0101AB0101CD0001000101011110010101011110Y3的卡诺图AB0011CD0001000111001110110000111110Y4的卡诺图Y2的卡诺图逻辑图化简后的逻辑函数：逻辑图=1=1=1=1=14-5图4.48所示是一个由两台水泵向水池供水的系统。水池中安置了A、B、C三个水位传感器。当水池水位低于C点时，两台水泵同时供水。当水池水位低于B点且高于C点时，由水泵M1单独供水。当水池水位低于A点且高于B点时，由水泵M2单独供水。当水池水位高于A点时，两台水泵都停止供水。试设计一个水泵控制电路。要求电路尽可能简单。图4.48习题4-5的示意图解：设水位低于传感器时，水位传感器的输出为1，水位高于传感器时，水位传感器的输出为0。A0×A0×0×BC000101××111110A0×1×BC000101××101110ABCM1M1的卡诺图M1的卡诺图M2的卡诺图00101001110010111011100××××××01××1011如果利用约束项化简如果不利用约束项化简逻辑图逻辑图=&&=&&≥1&1(a)用约束项化简(b)不用约束项化简习题4-5的逻辑图4-6试用3线-8线译码器74HC138和门电路实现如下多输出逻辑函数并画出逻辑图。解：先将逻辑函数变换成最小项之和的形式逻辑图再变换成与74HC138一致的形式逻辑图1CB1CBAY1&&&Y2Y3&Y4令74HC138的A2=A，A1=B，A0=C，4-7试用3线-8线译码器74HC138和逻辑门设计一组合电路。该电路输入X，输出Y均为3位二进制数。二者之间关系如下：当2≤X<7时，Y=X－2X<2时,Y=1X=7时,Y=6逻辑图解：首先根据所给问题列出真值表。逻辑图1X0X1X21X0X1X2Y2A2A1A074HC138&Y1Y0&&Y2Y1Y0000001010011100101110111001001000001010011100110逻辑函数：4-8试用4选1数据选择器产生逻辑函数解：将逻辑函数变换成最小项之和的形式若用输入变量AB作为地址，C作为数据输入，则即A1=A，A0=B，D0=D2=，D1=1，D3=C。逻辑图如下图(a)所示。若用输入变量AC作为地址，B作为数据输入，则即A1=A，A0=C，D0=1，D2=，D1=D3=B。逻辑图如下图(b)所示。AA1A0D3D2D1D04选1数据选择器Y1A1A0D3D2D1D04选1数据选择器Y1(a)AB作为地址(b)AC作为地址4-9分析图4.49所示电路，写出输出Y的逻辑函数式并化简。AA0D0D1D2D3D4D5D6D7A18选1数据选择器A2图4.49习题4-9的电路解：8选1数据选择器C=A2，B=A1，A=A0，D7=D3=0，D2=1，D5=D4=D1=D0=D，D6=，逻辑函数卡诺图化简DCDC0000BA0001000101011110111100011110化简后的逻辑函数4-10试用8选1数据选择器产生逻辑函数解：令A=A2，B=A1，C=A0，D7=D5=D2=D1=1，D6=D4=D3=D0=0，逻辑图A逻辑图A2D0D1D2D3D4D5D6D7A18选1数据选择器A0Z4-11试用3线-8线译码器74HC138和最少数量的二输入逻辑门设计一个不一致电路。当A、B、C三个输入不一致时，输出为1，三个输入一致时，输出为0。解：首先根据所给问题列出真值表。真值表：ABCY00000101001110010111011101111110如果直接按照真值表写出逻辑函数表达式，很难用二输入逻辑门实现。但是，观察真值表不难发现，真值表中只有两行的Y为0，因此，按照真值表写出反函数表达式，应该容易用二输入逻辑门实现。逻辑函数表达式：题目要求用3线-8线译码器74HC138实现，而74HC138的每个输出对应一个最小项的反，因此，还必须把逻辑函数式变换成与74HC138的逻辑函数相同的形式。逻辑图逻辑图逻辑图逻辑图逻辑图逻辑图A2A1A0&1ABCY74HC1384-12试用8选1数据选择器产生逻辑函数解：如果用ABC作为数据选择器的地址（A=A2，B=A1，C=A0），D作为数据，则函数变换成A0D0D1D2D3D4A0D0D1D2D3D4D5D6D7A18选1数据选择器A2D4=D1=D，D2=，如果用BCD作为数据选择器的地址（B=A2，C=A1，D=A0），A作为数据，则函数变换成AA0D0D1D2D3D4D5D6D7A18选1数据选择器A2D7=D6=D4=1，D2=D0=0，D5=D1=A，D3=4-13根据表4.23所示的功能表设计一个函数发生器电路，用8选1数据选择器实现。表4.23习题4-13的功能表S1S0Y00011011A⊙BA·BA+B解：首先根据所给问题列出真值表。真值表：卡诺图化简S1S010S1S01000AB0001000110101110010101111110Y00000001001000111001010001010110011100011000100110101011011111001101111011110110化简后用S1AB作为地址，S0作为数据输入，即S1=A2，A=A1，B=A0。函数变换为1A0D0D1D2D3D4D5D6D71A0D0D1D2D3D4D5D6D7A18选1数据选择器A2逻辑图逻辑图4-14图4.50所示是由3线8线译码器74HC138和8选1数据选择器构成的电路。试分析①当数据C2C1C0=D2D1D②当数据C2C1C0≠D2D1D74HC13874HC138图4.50习题4-14的电路解：①当数据C2C1C0=D2D1D0②当数据C2C1C0≠D2D1D0这个电路可以检验数据C2C1C0与D2D14-15设计用3个开关控制一个电灯的逻辑电路，要求改变任何一个开关的状态都能控制电灯由亮变灭或者由灭变亮。用数据选择器实现。解：用A、B、C分别表示3个开关的状态，Z=1表示电灯亮，Z=0表示电灯灭。令ABC=000时的状态Z=0。（注：此处先用格雷码写出变化表比较容易得真值表，初始状态也很重要）真值表：逻辑函数表达式：ABCZ00000101001110010111011101101001A1AA1A0D3D2D1D04选1数据选择器Y1若用输入变量AB作为地址，C作为数据输入，即A1=A，A0=B，D0=D3=C，D1=D2=。逻辑图逻辑图4-16试用逻辑门设计一个带控制端的半加/半减器，控制端X=1时为半加器，X=0时为半减器。解：根据所给问题列出真值表。A、B为加/减的两个数。做加法运算时，S为半加/半减的和/首先差的输出，CO为进位输出。做减法运算时，S为差的输出，CO为借位输出。半加器的功能是S=A+B。半减器的功能是S=A－B。真值表：XABSCO0000010100111001011101110011100000101001=1&=1&SCOAB=按照变换后的逻辑函数画逻辑图。4-17试用3线-8线译码器74HC138和门电路设计一个1位二进制全减器电路。输入是被减数、减数和来自低位的借位；输出是两数之差和向高位的借位信号。解：全减器的功能是Si=Ai－Bi－Ci。首先根据所给问题列出真值表。真值表：逻辑函数：AiBiCiS0000010100111001011101110011110110000011把逻辑函数式变换成与74HC138的逻辑函数相同的形式：CiCiBiAiSiA2A1A074HC138&CO&逻辑图逻辑图4-18试用4位数据比较器CC14585设计一个判别电路。若输入的数据代码D3D2D1D0>1001时，判别电路输出为1，否则输出为0。解：从CC14585的一个端口输入数据D3D2D1D0，另一个端口输入1001。CC14585的扩展输入端IA>B和IA=B必须接高电平，IA<B必须接低电平。FDFD0D1D2D311001逻辑图4-19试根据表4.24的功能表，用逻辑门设计一个数据分配器（Demultiplexer）。A1、A0为地址输入，D为数据输入，W3、W2、W1、W0为数据输出。数据分配器的功能正好与数据选择器相反，是按照所给的地址把一个输入数据从N个输出通路中选择一个输出，如图4.51所示。表4.24习题4-19的功能表A1A0W3W2W1W000000101001110010111011100000001000000100000010000001000DeMUXDeMUX图4.51数据分配器解：表4.24的功能表可以简化为A1A0W3W2W1W000011011000D00D00D00D0001&&1&&&&1逻辑图4-20试比较图4.52所示两个逻辑电路的功能。&AA0D0D1D2D3D4D5D6D7A18选1数据选择器A2Y1图4.52习题4-20的电路解：根据图4.52写出逻辑函数式。8选1数据选择器的连接关系是：D6=D7=D，D1=0，D2=1，D5=D4=D3=D0=，A2=A，A1=B，A0=C，所以，比较FI和F2的，可看出，两个电路的逻辑函数相同，所以逻辑功能也相同。4-21用VHDL设计一个代码转换电路，输入为4位循环码，输出为4位二进制代码。解：首先画出代码转换电路的系统框图，如G3B3G3B3代码转换电路G0B0…………根据所给问题列出真值表。G3GB3B2B1B000000001001100100110011101010100110011011111111010101011100110000000000100100011010001010110011110001001101010111100110111101111根据系统框图写VHDL程序的Entity，用行为描述的方法，根据真值表写VHDL程序的Architecture。VHDL程序如下：--GraycodetoBinarycodelibraryieee;useieee.std_logic_1164.all;entitygray2binaryisport(grayin:instd_logic_vector(3downto0);binaryout:outstd_logic_vector(3downto0));endgray2binary;architecturebehaveofgray2binaryisbeginwithgrayinselectbinaryout<="0000"when"0000","0001"when"0001","0010"when"0011","0011"when"0010","0100"when"0110","0101"when"0111","0110"when"0101","0111"when"0100","1000"when"1100","1001"when"1101","1010"when"1111","1011"when"1110","1100"when"1010","1101"when"1011","1110"when"1001","1111"when"1000",endbehave;4-22用VHDL设计一个代码转换逻辑电路。把4位二进制代码转换成7段字符显示代码。能显示数字0~9和字母A，b，C，d，E，F。解：电路的输入是4位代码，输出是7位代码。用D3~D0作为输入信号名，用Ya~Yg作为输出信号名，分别对应a、b、c、d、e、f、g这7个段。YaYbYcYdYeYfYg代码转换电路YaYbYcYdYeYfYg代码转换电路D3D2D1D0………………列出代码转换逻辑的真值表。表4.12代码转换逻辑电路的真值表D3D2D1D0YaYbYcYdYeYfYg显示字符字形000000010010001101000101011001111000100110101011110011011110111111111100110000110110111110010110011101101110111111110000111111111100111110111001111110011100111101100111110001110123456789AbCdEF根据系统框图设计VHDL程序的entity，用行为描述的方法，根据真值表设计VHDL程序的architecture。libraryieee;useieee.std_logic_1164.all;entitybcd2seg7isport(bcdin:instd_logic_vector(3downto0);segout:outstd_logic_vector(6downto0));endbcd2seg7;architecturebehavofbcd2seg7isbeginwithbcdinselectsegout<="1111110"when"0000",--display"0""0110000"when"0001",--display"1";"1101101"when"0010","1111001"when"0011","0110011"when"0100",--display"4";"1011011"when"0101","1011111"when"0110","1110000"when"0111",--display"7";"1111111"when"1000","1110011"when"1001",--display"9";"1110111"when"1010",--display"A";"0011111"when"1011",--display"b";"1001110"when"1100",--display"C";"0111101"when"1101",--display"d";"1001111"when"1110",--display"E";"1000111"when"1111",--display"F";"0000000"whenothers;endbehave;4-22(有没有简单方法呢？)用VHDL设计一个代码转换逻辑电路。把7位的ASCII码转换成7段字符显示代码。能显示数字0~9，字母A，b，C，d，E，F，H，L，o，P，U，等。解：ASCII码7段字符显示代码字符A6A5A4A3A2A1A0YaYbYcYdYeYfYg字形001100001111110101100010110000201100101101101301100111111001401101000110011501101011011011601101101011111701101111110000801110001111111901110011110011A10000011110111b11000100011111C10000111001110d11001000111101E10001011001111F10001101000111H10010000110111L10011000001110o11011110011101P10100001100111U101010101111104-23用VHDL设计一个16位全加器。解：4-24用VHDL设计一个8位数值比较器。解：4-25用VHDL设计一个四位超前进位加法器。解：--4-Bitcarry-look-aheadFullAdderlibraryieee;useieee.std_logic_1164.all;entityFULL_ADDER1isport(A,B:inbit_vector(3downto0);Cin:inbit;S:outbit_vector(3downto0);Cout:outBIT); endFULL_ADDER1;--architectureFULL_ADDERpofFULL_ADDER1issignalsA,sB,sS:bit_vector(3d