【《基于verilog语言的256QAM调制解调系统的模块FPGA实现案例》4100字】

基于verilog语言的256QAM调制解调系统的模块FPGA实现案例目录TOC\o"1-3"\h\u26514基于verilog语言的256QAM调制解调系统的模块FPGA实现案例 1178561.1FPGA及仿真工具简介 1270271.1.1FPGA介绍 1103621.1.2Verilog语言 2318271.1.3Quartus及Modelsim 292971.2256QAM调制解调系统框图 386181.2.1256QAM调制框图 3168371.2.2256QAM解调器框图 3299371.2串并转换 4197501.3星座映射 5109571.6载波信号发生器 7278261.5低通滤波器 9116231.6载波恢复 11213211.7采样判决 12307361.8并串转换 1369461.9小结 141.1FPGA及仿真工具简介1.1.1FPGA介绍在许多领域FPGA芯片都有广泛的应用，尤其是在数字通信领域当中，FPGA极强的实时性和并行处理能力能够完成对信号的实时处理[18]。随着无线通信的带宽更多的向CDMA等标准进行转移，以及高速数据传送网络对XDSL的要求越来越高，基于内嵌CPU/DSP的FPGASOC将有更为广阔的应用发展前途[18]。以前观点认为FPGA在面对大规模的应用开发中的存在功耗和昂贵问题，只适合用来创建原型。然而现在看来，随着原材料成本的下降，且FPGA的性能越来越好。以前DSP存在过的一切优势都已没了。新的趋势已经表明，再与主流DSP的竞争当中，FPGA己经能够不用受到价格的约束。例如Xilinx公司的Spartan-3ADSP系列，它移入了高端Virtex5系列的DSP性能，而卖价最高才20美分[19]。因为FPGA的浮点运算性能拉远DSP运算性能几个数量级，而且对比相同价格的FPGA芯片，DSP芯片就要更贵。从根本上讲DSP只适合于串行算法，且使用DSP搭建的多处理器系统其价格远远大于使用FPGA芯片搭建系统的价格，而且也仅仅只适合粗粒度的并行运算；但是FPGA却可以实现细粒度并行的运算。DSP和FPGA两者各有所长，现实生活当中，一两者经常配合使用，通常是利用FPGA的可重配置和高并行度作FIR、FFT等的协处理器，而用DSP作主处理器[19]。基于FPGA的嵌入式系统不仅具有单片机嵌入式系统和其他微处理器所不具备的技术特性及优点，而且可以通过利用并行算法操作使其具备更高速的数字信号处理能力，从而为系统实时性的实现提供了更为有力的支持[20]。1.1.2Verilog语言VerilogHDL是一种硬件描述语言，使用verilogHDL语言来设计数字电路系统时，设计者需要从整体开始出发进而到局部的设计思想来实现自己的产品功能。比如本文要设计一个256QAM调制解调系统，这是我们先从顶层开始设计，完成该系统我们需要串并转换、星座映射、载波发生器、载波恢复、低通滤波器、星座逆映射、判决、并串转换等模块，最后将其组合在一起，完成256QAM调制解调系统的开发。1.1.3Quartus及ModelsimModelsim可以实现功能仿真。在仿真时首先要添加管脚到modelsim中，并根据要求设定所要仿真的时间。在仿真通过后，我们可以查看各个管脚的值或者波形图。由于时间的关系，本文并没有将代码下载到FPGA上进行实物仿真，只进行到使用VerilogHDL硬件描述语言实现软件时序仿真这一步。1.2256QAM调制解调系统框图1.2.1256QAM调制框图QAM调制端的框图如图1.1所示。产生的串行数字序列通过串并转换和星座图映射模块后变成两路数据流I、Q即同相和正交的两路数据流，分别与两路相互正交的载波信号相乘，再把两路信号相加就可得到已调的QAM信号。本文需要进行256QAM的调制解调，所以选取的电平数为8。图1.1QAM调制系统框图1.2.2256QAM解调器框图通过第二章对QAM解调方法的分析决定采用数字解调的方式，而且同相I路和正交Q路可以利用并行处理的方式分别对其进行处理。QAM解调端的框图如图1.2所示。图1.2QAM解调系统框图根据图1.2可知，通过调制端的已调信号分别与由DDS(直接数字频率合成器)产生的本地载波产生的相互正交的两路载波相乘后，再经过低通滤波器滤除镜像频率。经过星座逆映射后的I路、Q路信号，将其通过并行串行转换后还原成二进制码流。1.2串并转换串并转换是将串行的二进制码流转换成并行的I路和Q路每一路为4bit，该模块原理图如图1.3所示。图1.3串并模块原理图该模块定义的输入输出信号如表1.1所示。表1.1串并模块定义的输入输出信号输入信号作用输出信号作用clk时钟信号I_bing并行输出I路信号rst_n复位信号Q_bing并行输出Q路信号chuan_data串行数据bing_en每8bit产生使能chuan_data_en串行数据使能在modelsim中编写程序进行测试验证，仿真图形如图1.4所示。图1.4串并模块仿真图根据仿真图可知到该模块每隔5个时钟周期产生一个串行数据使能，记录对应的比特值，记录下8个比特值就存放在移位寄存器里面，最后高4bit给I路，低4bit给Q路。理论上根据仿真图串行使能得到的值应该为0101001111011001，通过与I_bing和Q_bing的值进行比较，得到了一致性，从而验证了该模块功能上的正确性。1.3星座映射如图3.5所示，256QAM信号在星座图上有256个样点，每个样点代表一种状态，256QAM有256态。每8bit可以表示256态中的一态，所以256QAM每个符号时间传送8bit映射。256QAM编码如图1.5所示。实轴(I路)：[-15,-13,-11,-9,-7,-5,-3,-1,1,3,5,7,9,11,13,15]虚轴(Q路)：[-15,-13,-11,-9,-7,-5,-3,-1,1,3,5,7,9,11,13,15]图1.5256QAM调制编码经过依造上图映射后得到的I路、Q路即是调制后的值，再和载波信号相乘，从而实现调制。I路和Q路的映射结果是一样的，见下表1.2。表1.2256QAM星座编码表十进制二进制十进制二进制150000-151111130001-131110110010-11110190011-9110070100-7101150101-5101030110-3100110111-11000256QAM星座映射端口定义如下表1.3所示，框图如图1.6所示。表1.3256QAM映射端口表端口输入/输出作用clk输入时钟信号rst_n输入复位信号I_bing输入并行输入I路信号Q_bing输入并行输入Q路信号I_xingzuo_out输出星座输出IQ_xingzuo_out输出星座输出Q图1.6256QAM星座映射模块原理图在modelsim中对其功能进行仿真，得到的仿真结果如图1.7所示。图1.7星座映射模块仿真图根据仿真图可以看出第一个并行输入的I路为0101，Q路为0010；第二个并行输入的I路为1101，Q路为1001。根据前面提到的码元映射表可知，这些数据正好对应图中I_xingzuo和Q_xingzuo的值。1.6载波信号发生器在接收端使用相干解调法进行解调时，需在发送端中产生同频同相的本地振荡进行正交振幅调制，供给解调器作相干解调用。当接收信号中包含离散的载频分量时，在接收端需要从信号中分离出信号载波作为本地相干载波；这样分离出的本地相干载波频率必然与接收信号载波频率相同，但为了使相位也相同，可能需要对分离出的载波相位作适当的调整。QAM信号可表示为：(4-1)用两个正交载波和来解调，和相乘再经过低通滤波，得到同相分量：(4-2)同样的，和相乘再经过低通滤波，得到正交分量：(4-3)由表达式(4-2)和表达式(4-3)可以看出，在QAM的信号解调过程中，相位误差带来的影响十分严重，会导致正交分量和同相分量之间的相互干扰。因此，在这些接收设备中需要有载波同步电路，以提供相干解调所需要的相干载波；相干载波必须与接收信号的载波严格地同频同相。一般的DDS都是通过建立查找表来完成操作的，非常的消耗FPGA的逻辑资源。所以本文采用Quartus提供的IPcore来实现DDS。如图1.8为DDS频域特性，图1.9为DDS时域特性。图1.8DDS频域特性图1.9DDS时域特性然后生成DDS模块，原理图如图1.10所示。图1.10DDS模块原理图根据以上个单元模块的设计，最终完成了256QAM调制解调系统发送端的实现。图1.11为整个发送端的功能仿真结果图。clk为二进制序列的时钟信号，rst_n为复位信号，bit_data为串行bit数据，bit_data_en为串行数据使能，qam256_send为调制输出的已调信号，最下方的两路数据分别为同相和正交的I、Q两路数据。从图中我们可以大致的看出I路和Q路是相位差为90度的正交载波，qam256_mod输出的信号为两路信号的叠加。图1.11256QAM发送端仿真图1.5低通滤波器在本次设计的256QAM调制解调系统只需滤除高频分量。所以在这里采用相对简单而易实现的FIR低通滤波器。FIR滤波器由有限个采样值组成，在每个采样时刻完成有限个卷积运算，可以将其幅度特性设计成多种多样，同时还可以保证精确、严格的相位特性。在高阶滤波器中，还可以通过FFT来计算卷积，从而极大提高运算效率。这些优点使得FIR滤波器得到广泛应用[9]。FIR滤波器只存在个抽头，也被称为滤波器的阶数，则滤波器的输出可以通过卷积的形式表示为：(4-4)FIR滤波器实现的基本方法是用一个有限级数的傅里叶变换去逼近所要求的滤波器响应，基本设计方法可以分为窗函数法和频率采样法两种。本次设计选用窗函数法设计FIR滤波器，其设计步骤如下：①确定数字滤波器的性能要求：截止频率，滤波器单位脉冲响应长度。②根据性能要求，合理选择单位脉冲响应的奇偶对称性，从而确定理想频率响应的幅频特性和相频特性。③得到单位脉冲响应后，在实际计算中，可对按（远大于）点等距离采样，并对其求IDFT得，用代替。④选择适当的窗函数，根据求所需设计的FIR滤波器单位脉冲响应。⑤求，分析其幅频特性，若不满足要求，可适当改变窗函数形式或长度，重复上述设计过程，以得到满意结果。在本文所设计的256QAM调制解调系统中，基带信号频率不超过400KHz，载波频率5MHz，原始数据信号为10MHz，在经过相干解调后的频率最大也不会超过10MHz。因此在使用Quartus软件中的IPcore进行滤波器的设计的时候，滤波器的截止频率，阶数，采样频率为50MHz和使用hanning窗。如图1.12为使用IPcore设计滤波器的参数图，图1.13所示为设计好的低通滤波器的频率特性曲线，图1.14为FIR低通滤波器的时域特性。图1.12滤波器参数图1.12中Coefficients是滤波器的阶数，CutoffFreq是滤波器的截止频率。图1.13FIR低通滤波器的频域特性图1.14FIR低通滤波器时域特性1.6载波恢复根据图1.2的QAM解调框图，调制后的已调QAM信号经过DDS载波模块，再经过低通滤波器，还原出I路和Q路两路数据流。而关于DDS载波和低通滤波器的设计在前两小节中有相应的说明。生成载波恢复原理图，如图1.14所示。图1.14载波恢复模块原理图在modelsim中进行该模块的功能仿真图，如图1.15所示。图1.15载波恢复模块仿真图从仿真图可以看出，qam256_send为已调QAM信号，I_rec和Q_rec为已调QAM信号乘以DDS产生的相互正交的载波信号，fir_i和fir_q则是I_rec和Q_rec通过FIR低通滤波器模块后的解调出来的I路和Q路信号。1.7采样判决采样判决模块也可已称为星座逆映射，经过低通滤波器的I路、Q路数据会出现16种不同的电平状态,如图1.16中I_bing_rec输出所示。图1.16判决模块仿真图从图中看出经过滤波器后输出的电平值并不是我们期待的二进制信号，所以我们需要采样判决将其还原为二进制。根据星座图映射规则，可以反过来设置星座逆映射的门限值。因为在传输的时候乘以了一个系数39，所以在设置门限的时候需要除以39，这时其处于某个门限之内。设计流程图如图1.17所示。图1.17采样判决设计流程Q路信号的采样判决等同于I路。1.8并串转换并串转换为将I