CN119248182B 存储级内存、数据处理方法和处理器系统 （华为技术有限公司）

202210114650.32022.01.30US11170869B1,2021.11.09同一组的第一类内存颗粒存储的数据进行一级存储级内存的位宽满足DDR协议指示的内存位2过使用所述运行误差校正码，使所述控制器基于所述DDR协议对所述第一组中的所述第一类内存颗粒存储的数据通过复用DDR5的纠错方式进行所述第一类内存颗粒用于存储数据和重误差校正码，所述重误差校正2.根据权利要求1所述的存储级内存，其特征在于和所述第二类单元的单位访问数据量均为所述第一类内存颗粒的位宽中一位的单位访问7.根据权利要求6所述的存储级内存，其特征在于所述控制器基于DDR协议对所述存储级内存中的第一组的第一类内存颗粒存储的数据3所述控制器采用汉明码或分组码对所述存储级内存中的第一类内存颗粒存储的数据所述控制器采用分组码或低密度奇偶校验码对所述第一类内存颗粒存储的数据进行所述控制器对所述第一类内存颗粒存储的数据的128字节至512字节中单个比特进行所述控制器对所述第一类内存颗粒存储的数据的2048字节至4096字节中百个比特进所述控制器将处理器的指令转换为所述存储级内存的指令，以及将1_7中任一项所述的存储级内存和处理器，所述控制器分别连接所述处理器和至少一个所45第一类内存颗粒和1个第二类内存颗粒；每组包含的4个第一类内存颗粒和1个第二类内存[0011]在一种可能的实现方式中，第一类内存颗粒包括M个第一类单元和N个第二类单位访问数据量满足与其连接的处理器的缓存线(cacheline)长度，从而提升存储级内存的取每个第一类内存颗粒对第一类内存颗粒存储的数据进行第一类内存颗粒存储的数据的2048字节至4096字节中百个比特6[0023]图4为本申请实施例提供的一种运行误差校正码和重误差校正码的生成的示意一类内存颗粒和第二类内存颗粒。可理解地，至少一个组是指DDR的至少一个通道(channel)。每组中第一类内存颗粒的数量和第二类内存颗粒的数量是依据第一类内存颗7运行误差校正码用于对第1组包含的第一类内存颗粒存储的数据进行一第一类内存颗粒存储的数据生成的。第1组包含的第一类内存颗粒存储的重误差校正码用于对同一个第一类内存颗粒存储的数据进行二和重误差校正码。运行误差校正码码字的长度由组内的第一类内存颗粒111和第二类内存[0043]可理解地，如图2所示，存储级内存100的物理划分从大到小可以分为面(rank)[0044]在一些实施例中，第一类内存颗粒111用于存储重误差校正码的介质可以是第一8第一类内存颗粒111存储的重误差校正码是对第1个单元130至第8个单元130的数据进行内[0049]又如，第2列第一类内存颗粒111的数据可以是第3个单元130至第10个单元130的数据，第2列第一类内存颗粒111存储的重误差校正码是根据第3个单元130至第10个单元130的数据生成的。第2列第一类内存颗粒111存储的重误差校正码是对第3个单元130至第9维矩阵中每列包括较少单元130的数据。第一类内存颗粒111中第二类单元132可以存储由[0051]本申请实施例提供的一级内存纠错和二级内存纠错所使用的纠错算法包括奇偶[0053]当一级内存纠错无法纠错或纠错失败时，可以利用单个或多个第一类内存颗粒[0054]上述示例了一级内存纠错设置在第一类内存颗粒111之间，即用属于同一组(通个第一类内存颗粒511和1个第二类内存颗[0058]关于第一类内存颗粒511和1个第二类内存颗粒512的详细解释可以参考上述第一[0059]存储级内存作为主存使用时，存储级内存可以采用双列直插式存储模块(Dual_接的DRAM缓存数据导致SCM的访问时延不确定性的方案，本申请实施例提供的存储级内存[0061]图7为本申请实施例提供的一种处理器系统示意图。处理器系统700包括控制器[0062]处理器730是处理器系统700的运算核心和控制核心。处理器730可以是一块超大存储级内存720及各种快捷外围部件互连标准(PeripheralComponentInterconnect的处理器核732例如是中央处理器(CentralProcessingunit，CPU)或其他特定集成电路specificintegratedcircuit，ASIC)、现场可编程门阵列(fieldprogrammablegate[0063]本申请实施例中，处理器730用于向存储级内存720写入数据或从存储级内存720[0064]存储级内存720可以是处理器系统700的主存。存储级内存720通常用来存放操作710高速访问存储级内存720，对存储级内存720中的任意一个存储单元进行读操作和写操[0065]控制器710是处理器系统700内部控制存储级内存720并用于管理与规划从存储级制器710可以控制必要的逻辑以将数据写入存储级内存720或从存储级内存720中读取数或UB)、计算机快速链接(computeexpresslink，CXL)、缓存一致互联协议(cache[0070]处理器系统700还包括DPU760，DPU760可以通过PCIe总线与处理器730连接。[0076]控制器710确定待写入数据写入存储级内存720中第一类控制器710进行地址映射，即将逻辑块地址转换为物理块地址。逻辑块地址(LogicBlock设备。LBA可以指某个数据区块的地址或是某个地址所指向的数据区块。物理块地址根据该物理块地址将待写入数据写入存储级内存72验码)利用写入同一第一类内存颗粒的数据生成重误差[0079]控制器710将待写入数据写入确定的第一类内存颗粒的位置，将运行误差校正码码利用重误差校正码对第一类内存颗粒存储的数据进行[0088]本申请实施例对控制器710将数据写入存储级内存720的位置以及从存储级内存只读存储器(programmableROM，PROM)、可擦除可编程只读存储器(erasablePROM，产品包括一个或多个计算机程序或指令。在计算机上加载和执行所述计算机程序或指令算机可读存储介质可以是计算机能够存取的任何可用介质或者是集成一个或多个可用介