CN119422461A 具有源极线隔离的三维存储器器件及其制造方法 （桑迪士克科技有限责任公司）

2024.11.21PCT/US2023/0267822023.06.30WO2024/063830EN2024.03.28具有源极线隔离的三维存储器器件及其制极层通过介电背侧沟槽填充结构或源极隔离介电结构横向分离成位于相邻存储块中的横向隔2位于所述源极层上方的绝缘层和导电层的交替堆叠，所述交存储器开口，其中所述存储器开口中的每个存储器开口竖直延伸穿存储器开口填充结构，所述存储器开口填充结构位于所述存储器源极接触层，所述源极接触层包括第三掺杂半导体材料并3.根据权利要求2所述的存储器器件，其中所述相应的背侧接触通孔结构中的每个相4.根据权利要求2所述的存储器器件，其中所述源极接触层接触所述竖直半导体沟道5.根据权利要求4所述的存储器器件，其中所述相应的存储器元件竖直堆叠包括横向应的一个交替堆叠内的每个绝缘层的相应的圆6.根据权利要求1所述的存储器器件，其中所述背侧接触通孔结构中的每个背侧接触个接触层级介电层覆盖所述交替堆叠中的相应的一个交替堆叠和所述存储器开口填充结所述至少一个第一背侧沟槽包含横向环绕所述相应的背侧接触通孔结构的相应的背相应的背侧绝缘间隔物的侧壁和所述介电沟槽3所述存储器开口填充结构中的每个存储器开口填充结构还包括相应的漏极所述多个接触层级介电层中的每个接触层级介电层覆盖包括所述漏极区的顶部表面所述介电沟槽填充结构从所述交替堆叠的所述最顶部表面上方竖直延伸到所述源极所述介电沟槽填充结构将所述源极层分成第一源极层部分和第二源极层所述第一源极层部分接触位于所述交替堆叠中的第一交替堆叠中的存储器开口填充所述第二源极层部分接触位于所述交替堆叠中的第二交替堆叠中的存储器开口填充所述至少一个第二背侧沟槽被所述相应的介电沟槽填充结构完第一背侧沟槽中的至少两个第一背侧沟槽位于包含所述相应的介电沟槽填充结构的所述在衬底上方形成连续绝缘层和连续牺牲材料层的竖直交替在所述存储器开口中形成存储器开口填充结构，其中所述存储个存储器开口填充结构包括相应的存储器元件竖直堆叠和相应的竖直通过形成沿着第一水平方向横向延伸且沿着第二水平方向横向间隔开的背侧沟槽来将所述竖直交替序列划分成绝缘层和牺牲材料在所述背侧沟槽的第一子集中形成背侧沟槽填充结构，其中所的每个背侧沟槽填充结构包括相应的背侧绝缘在所述衬底上方形成包括源极层级牺牲层的过程中源极4在形成所述背侧沟槽之后并且在用所述导电层替换所述牺牲材料层之前用源极接触在所述交替堆叠和所述背侧沟槽的所述第一子集上方形成图案执行各向异性蚀刻工艺，其中所述各向异性蚀刻工艺使所述背侧沟槽18.根据权利要求17所述的方法，其中通过在所述背侧沟槽的所述第二子集中和在所述图案化蚀刻掩模层上方沉积介电填充材料并且通过从所述图案化蚀刻掩模层上方移除二子集的所述介电填充材料的剩余部分构成所述介电沟槽填充19.根据权利要求16所述的方法，其中所述背侧接触通孔结构中的每个背侧接触通孔在所述衬底的顶部表面上形成包括场效应晶在所述外围电路上方形成较低层级金属互连结构，其中在所述交替堆叠上方形成较高层级金属互连结构，其中所述属互连结构且经由所述较高层级金属互连结构电连接到所述导电层和所述存储器元件竖源极隔离介电结构，所述源极隔离介电结构沿着第一源极层横向分离成第一源极层部分和与所述第一源极层部分电隔离的位于所述源极层上方的绝缘层和导电层的交替堆叠，所述交替方向延伸并且沿着第二水平方向通过至少一个第一背侧沟槽和至少一个第二背侧沟槽彼触所述源极隔离介电结构的相应的第二虚设背侧接触通孔结构的相应的第二背侧沟槽填存储器开口，其中所述存储器开口中的每个存储器开口竖直延伸穿存储器开口填充结构，所述存储器开口填充结构位于所述存储器所述至少一个第一背侧沟槽包括其中包含多个第一背侧接触通孔结构的多个第一背5所述第一源极层部分接触所述多个第一背侧接触通孔结构中的每个第一背侧接触通23.根据权利要求21所述的存储器器件，其中所述源极隔离介电结构沿着所述第二水平方向具有随着距所述交替堆叠的竖直距离而24.根据权利要求21所述的存储器器件，其中所述源极隔离介电结构沿着所述第二水平方向具有随着距所述交替堆叠的竖直距离而源极接触层，所述源极接触层包括第三掺杂半导体材料并26.根据权利要求25所述的存储器器件，其中所述相应的第一背侧接触通孔结构中的每个第一背侧接触通孔结构接触位于所述第一源极层部分中或所述第二源极层部分中的所述相应的存储器元件竖直堆叠包括横向环绕所述相应的竖直半导体沟道的相应的所述较高源极层级材料层和所述交替堆叠中的相应的一个交替堆叠内的每个绝缘层的相28.根据权利要求21所述的存储器器件，其中所述源极隔离介电结构包括碳氧化硅或所述第一背侧沟槽填充结构还包括横向环绕所述第一背侧接触通孔结构的第一背侧所述第二背侧沟槽填充结构还包括横向环绕所述第二虚设背侧接触通孔结构的第二所述第二虚设背侧接触通孔结构通过所述源极隔离介电结构与所述30.根据权利要求21所述的存储器器件，其中所述源极层与所述源极隔离介电结构之每个接触层级介电层覆盖所述交替堆叠中的相应的一个交替堆叠和所述存储器开口填充33.根据权利要求21所述的存储器器件，其中所述源极层和所述交替堆叠位于存储器634.根据权利要求33所述的存储器器件，所述存储器器件还包括接合到所述存储器裸存储器侧接合垫以及位于所述存储器裸片中的存储器侧金属互连结构电连接到所述存储在衬底上方形成过程中源极层级材料层和源极隔离介电结构的横向交替在所述横向交替序列上方形成连续绝缘层和连续牺牲材料层的竖直交替在所述存储器开口中形成存储器开口填充结构，其中所述存储个存储器开口填充结构包括相应的存储器元件竖直堆叠和相应的竖直穿过所述竖直交替序列形成背侧沟槽以将所述竖直交替序列划分成绝缘层和牺牲材用相应的源极接触层替换所述过程中源极层级材料层中的每个过程中源极层级材料36.根据权利要求35所述的方法，其中所述背侧沟槽包括第一背侧沟槽和第二背侧沟37.根据权利要求35所述的方法，其中所述背侧沟槽填充结构中的每个背侧沟槽填充在所述过程中源极层级材料层上方形成连续绝缘层和连续牺牲材料层的竖直交替序在所述存储器开口中形成存储器开口填充结构，其中所述存储个存储器开口填充结构包括相应的存储器元件竖直堆叠和相应的竖直穿过所述竖直交替序列形成背侧沟槽以将所述竖直交替序列划分成绝缘层和牺牲材7通过形成穿过所述连续源极层级材料层的源极隔离沟槽，将所述连续所述背侧沟槽包括单元图案的多次重复，所述单元图案包括沿着第所述第一背侧沟槽由相应的源极层级材料层覆盖，并且所述二背侧沟槽在所述源极隔离沟槽形成后暴露于所述源极隔离沟槽中的相应的一个源极隔在存储器裸片中形成所述连续源极层级材料8[0002]本申请要求2022年9月23日提交的美国非临时专利申请17/934,676号和2022年9[0004]每个单元具有一个位的三维竖直NAND串在围栅极晶体管(S_SGT)结构化单元的新型超高密度存储器(NovelUltraHigh_DensityMemoryWithAStacked_SurroundingGateTransistor(S_SGT)StructuredCell)”，IEDMProc.(2001)33_36的文章中填充结构位于该存储器开口中并且包括相应的存储器元件竖直堆叠和相应的竖直半导体着第一水平方向横向延伸且沿着第二水平方向横向间隔开的背侧沟槽来将该竖直交替序填充结构中的每个背侧沟槽填充结构包括相应的背侧绝缘间隔物和相应的背侧接触通孔9将该源极层横向分离成第一源极层部分和与该第一源极层部分电隔离的第二源极层部分；且沿着第二水平方向通过至少一个第一背侧沟槽和至少一个第二背侧沟槽彼此横向间隔结构的相应的第二虚设背侧接触通孔结构的相应的第二背侧沟槽填充结构；存储器开口，其中该存储器开口中的每个存储器开口竖直延伸穿过该交替堆叠中的相应的一个交替堆层级金属互连结构和过程中源极层级材料层之后的第一示例性结[0013]图2是根据本公开的第一实施方案的在形成第一绝缘层和第一间隔物材料层的第[0014]图3是根据本公开的第一实施方案的在图案化第一阶梯式表面、第一后向阶梯式介电材料部分和层间介电层之后的第一示例性结构[0015]图4A是根据本公开的第一实施方案的在形成第一层存储器开口和第一层支撑开[0017]图5是根据本公开的第一实施方案的在形成牺牲存储器开口填充部分和第一层支[0018]图6是根据本公开的第一实施方案的在形成第二绝缘层和第二间隔物材料层的第[0019]图7A是根据本公开的第一实施方案的在形成第二层存储器开口和第二层支撑开[0021]图8A是根据本公开的第一实施方案的在形成层间存储器开口和层间支撑开口之[0023]图9A至图9D是根据本公开的第一实施方案的在形成一对存储器开口填充结构期[0024]图10A是根据本公开的第一实施方案的在形成存储器开口填充结构和支撑柱结构[0026]图11A是根据本公开的第一实施方案的在形成背侧沟槽之后的第一示例性结构的[0029]图12是根据本公开的第一实施方案的在背侧沟槽中形成背侧沟槽间隔物之后的[0030]图13A至图13E示出根据本公开的第一实施方案的在形成源极层级材料层期间的[0031]图14是根据本公开的第一实施方案的在形成源极层级材料层之后的第一示例性[0032]图15是根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构[0033]图16A是根据本公开的第一实施方案的在背侧凹陷部中形成导电层之后的第一示[0035]图17A是根据本公开的第一实施方案的在形成覆盖背侧沟槽的第二子集而不覆盖背侧沟槽的第一子集的图案化蚀刻掩模层之后的第一[0036]图17B是图17A的第一示例性结构的俯视图。锯齿形竖直平面A_A'对应于图17A的[0038]图18A是根据本公开的第一实施方案的在背侧沟槽的第二子集中形成介电沟槽填充结构且移除图案化蚀刻掩模层之后的第一示例[0039]图18B是图18A的第一示例性结构的俯视图。锯齿形竖直平面A_A'对应于图18A的[0042]图19A是根据本公开的第一实施方案的在背侧沟槽的第一子集中形成背侧沟槽填[0046]图19E是图19A至图19D的第一示例性结构的俯视图。锯齿形竖直平面A_A'对应于[0048]图20A是根据本公开的第一实施方案的第一示例性结构的第一另选配置的竖直剖[0049]图20B是根据本公开的第一实施方案的第一示例性结构的第二另选配置的竖直剖[0050]图21A是根据本公开的第一实施方案的在形成漏极接触通孔结构和层接触通孔结[0052]图22是根据本公开的第一实施方案的在形成直通存储器层级连接通孔结构和较[0053]图23A是根据本公开的第二实施方案的在形成过程中源极层级材料层和源极隔离[0054]图23B是图23A的第二示例性结构的俯视图。竖直平面A_A'是图23A的竖直剖面图[0056]图24是根据本公开的第二实施方案的在形成第一绝缘层和第一间隔物材料层的介电材料部分和层间介电层之后的第二示例性结构[0058]图26A是根据本公开的第二实施方案的在形成第一层存储器开口和第一层支撑开[0060]图27是根据本公开的第二实施方案的在形成牺牲存储器开口填充部分和第一层[0061]图28是根据本公开的第二实施方案的在形成第二绝缘层和第二间隔物材料层的[0062]图29是根据本公开的第二实施方案的在形成第二层存储器开口和第二层支撑开[0063]图30是根据本公开的第二实施方案的在形成存储器开口填充结构和支撑柱结构[0064]图31A是根据本公开的第二实施方案的在形成背侧沟槽之后的第二示例性结构的[0068]图32A是根据本公开的第二实施方案的在用源极层级材料层替换过程中源极层级[0072]图33是根据本公开的第二实施方案的在形成背侧凹陷部之后的第二示例性结构[0073]图34A是根据本公开的第二实施方案的在背侧凹陷部中形成导电层之后的第二示[0077]图35A是根据本公开的第二实施方案的在背侧沟槽中形成背侧沟槽填充结构之后[0078]图35B是图35A的第二示例性结构的俯视图。锯齿形竖直平面A_A'对应于图35A的[0082]图36是根据本公开的第二实施方案的第二示例性结构的第一另选配置的竖直剖[0083]图37是根据本公开的第二实施方案的第二示例性结构的第二另选配置的竖直剖[0084]图38A是根据本公开的第二实施方案的在形成漏极接触通孔结构和层接触通孔结[0085]图38B是图38A的第二示例性结构的水平剖面图。锯齿形竖直平面A_A'对应于图[0086]图39是根据本公开的第二实施方案的在形成直通存储器层级连接通孔结构和较[0087]图40A是根据本公开的第三实施方案的在衬底上形成过程中源极层级材料层和源极隔离介电结构之后的第三示例性结构的竖直[0089]图41是根据本公开的第三实施方案的在形成第一绝缘层和第一间隔物材料层的介电材料部分和层间介电层之后的第三示例性结构[0091]图43A是根据本公开的第三实施方案的在形成第一层存储器开口和第一层支撑开[0093]图44是根据本公开的第三实施方案的在形成牺牲存储器开口填充部分和第一层[0094]图45是根据本公开的第三实施方案的在形成第二绝缘层和第二间隔物材料层的[0095]图46A是根据本公开的第三实施方案的在形成第二层存储器开口和第二层支撑开[0096]图46B是图46A的第三示例性结构的俯视图。锯齿形竖直平面A_A'对应于图46A的[0097]图47是根据本公开的第三实施方案的在形成层间存储器开口之后的第三示例性[0098]图48A是根据本公开的第三实施方案的在形成存储器开口填充结构和支撑柱结构[0099]图48B是图48A的第三示例性结构的俯视图。锯齿形竖直平面A_A'对应于图48A的[0100]图49A是根据本公开的第三实施方案的在形成背侧沟槽之后的第三示例性结构的[0101]图49B是图49A的第三示例性结构的俯视图。锯齿形竖直平面A_A'对应于图49A的[0103]图50是根据本公开的第三实施方案的在形成牺牲背侧绝缘间隔物之后的第三示[0104]图51A是根据本公开的第三实施方案的在用源极层级材料层替换过程中源极层级[0106]图52是根据本公开的第三实施方案的在形成背侧凹陷部之后的第三示例性结构[0107]图53A是根据本公开的第三实施方案的在背侧凹陷部中形成导电层之后的第三示[0108]图53B是图53A的第三示例性结构的俯视图。锯齿形竖直平面A_A'对应于图53A的[0109]图54A是根据本公开的第三实施方案的在背侧沟槽中形成背侧沟槽填充结构之后[0110]图54B是图54A的第三示例性结构的俯视图。锯齿形竖直平面A_A'对应于图54A的[0113]图55A是根据本公开的第三实施方案的在形成漏极接触通孔结构和层接触通孔结[0114]图55B是图55A的第三示例性结构的水平剖面图。锯齿形竖直平面A_A'对应于图[0115]图56是根据本公开的第三实施方案的在形成金属互连结构之后的第三示例性结[0116]图57是根据本公开的第三实施方案的在形成存储器裸片之后的第三示例性结构[0117]图58是根据本公开的第三实施方案的在将逻辑裸片接合到存储器裸片之后的第[0118]图59是根据本公开的第三实施方案的在将存储器裸片的存储器侧衬底减薄之后[0119]图60是根据本公开的第三实施方案的在图案化存储器侧衬底和源极层级材料层[0120]图61A是根据本公开的第三实施方案的在形成源极隔离介电结构之后的第三示例[0121]图61B是图61A的处理步骤处的第三示例性结构的第一另选实施方案的竖直剖面[0122]图61C是图61A的处理步骤处的第三示例性结构的第二另选实施方案的竖直剖面[0123]图62是根据本公开的第三实施方案的在将承载衬底附接到存储器裸片之后的第[0124]图63是根据本公开的第三实施方案的在将存储器侧衬底减薄并且图案化存储器侧衬底和源极层级材料层之后的第三示例性结构的第三另选实施[0125]图64是根据本公开的第三实施方案的在形成源极隔离介电结构之后的第三示例[0126]图65是根据本公开的第三实施方案的在分离承载衬底并接合逻辑裸片并形成背[0127]本公开的实施方案涉及包括通过源极线隔离结构横向电隔离的源极线的三维存图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料组是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基×10_5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有要形成三维存储器阵列的存储器阵列区100、其中随后要形成导电层和接触通孔结构的阶[0135]半导体衬底8包括至少其上部部分处的衬底半导体层9。可以在衬底半导体层9的上部部分中形成各种掺杂阱。可以在衬底半导体层9的上部部分中形成浅沟槽隔离结构[0136]外围电路710可包括除p型场效应晶体管及n型场效应晶体管之外的附加半导体器料层760。较低层级介电材料层760可以包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下面的结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的第一介电材[0138]介电层堆叠(其包括较低层级介电材料层760)用作较低层级金属互连结构780的结构的着落垫的各个节点之间提供电气布线。较低层级金属互连结构780嵌入在较低层级料层764可以是多个介电材料层，其中顺序地嵌入较低层级金属互连结构780的各种元件。在第一介电材料层764之中选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐一个实施方案中，第一介电材料层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可包括各金属线结构784和/或较低层级金属通孔结构786的子集可以被配置为用作随后要形成的直通存储器层级接触通孔结构的着落垫。[0140]至少一个第二介电材料层768可包括单个介电材料层或多个介电材料层。在至少一个第二介电材料层768之中选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸以包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅[0141]外围电路710可以包括用于随后要形成的存储器层级组件的外围器件。较低层级金属互连结构780嵌入在较低层级介电层760中。较低层级介电层760和较低层级金属互连后可以在较低层级金属互连结构780上直接形成直通存储器层级接触通孔结构，以提供与[0143]可在较低层级介电层760上方形成包括材料层的层堆叠的过程中源极层级材料层110'。过程中源极层级材料层110'可以包括随后被修改以形成源极层级材料层的各部包括较低源极层级材料层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫如掺杂多晶硅或掺杂非晶硅。较低源极层级材料层112的掺杂半导体材料在本文中称为第一掺杂半导体材料，且较高源极层级材料层116的掺杂半导体材料在本文中称为第二掺杂材料层112和较高源极层级材料层116的导电类型可以与随后要形成的竖直半导体沟道的极层级材料层112和较高源极层级材料层116具有与第一导电类型相反的第二导电类型的[0145]源极层级牺牲层104包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地半导体材料诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以采用更小和更大的厚[0146]较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用选的源极选择层级导电层118可以包含掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极层级导电层118的[0148]过程中源极层级材料层110'可以形成在一元件的区域的水平平面上方并且第二元件的区域在[0149]可对过程中源极层级材料层110'进行图案化以在其中随后要形成直通存储器层的图案化部分存在于每个存储器阵列区100中，在每个存储器阵列区中随后要形成三维存第一水平方向hd1与存储器阵列区100横向间隔开。垂直于第一水平方向hd1的水平方向在在第一层层级正上方随后要形成的交替堆叠的层级在本文中被称[0152]第一竖直交替序列可包括作为第一材料层的第一绝缘层132和作为第二材料层的[0153]在一个实施方案中，第一材料层和第二材料层可以分别是第一绝缘层132和第一一牺牲材料层142可包括第一牺牲材料。可在过程中源极层级材料层上方形成交替的多个元件的实例可以形成在交替的多个元件内周期性地[0155]第一竖直交替序列(132,142)可包括由第一材料构成的第一绝缘层132和由第二电极代替第一牺牲材料层142的第二材料，导电电极可以用作例如竖直NAND器件的控制栅中的每个第一牺牲材料层142可具有在每个相应的第一牺牲材料层142内基本上不变的均[0160]可随后在交替堆叠(132,142)上方形成第一绝缘帽盖层170。第一绝缘帽盖层170[0161]参考图3，可对第一绝缘帽盖层170和第一竖直交替序列(132,142)进行图案化以层结构(其随后形成在第一层结构上方)和/或附加如通过形成其中具有开口的掩模层、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地[0162]可以沉积介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可以从包括第一绝缘帽盖层170的顶部表面的水平平面上方移除介电填充材衬底的在其上存在有该元件的顶部表面的竖直距离而单调地增加的水平横截面积的元件。璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可能包含未掺杂硅酸盐玻璃)的材料更大层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的一层存储器开口149是穿过第一交替堆叠(132,142)内的每个层在存储器阵列区100中形成可具有在包括源极层级牺牲层104的底部表面的水平平面与包括源极层级牺牲层104的顶一间隔物材料形成为第一导电层的情况下，可省略第一层支撑开口129。第一层支撑开口129的子集可穿过第一交替堆叠(132,142)的第一阶梯式表面的[0168]层间介电层180可以包含具有比第一绝缘层132(其可能包括未掺杂硅酸盐玻璃)口149的底部表面可形成于源极层级牺牲层104的顶部表面与底部表面之间。在此情况下，虚线示出第一竖直交替序列(132,142)中[0169]参考图5，可以在第一层开口(149,129)中形成牺牲第一层开口填充部分(148,牺牲填充材料包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移层填充材料之前采用薄的蚀刻停止层(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在下，可在沉积牺牲第一层填充材料之前采用薄的蚀刻停止层(诸如厚度在1nm至3nm范围内[0172]在又一个实施方案中，牺牲填充材料可包括随后可以通过灰化移除的含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一交替堆叠(132,142)的材料可以选择性地层间介电层180的顶部表面可以用作蚀刻停止层或层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。牲第一层开口填充部分(148,128)中的每一者可包括或可不包[0175]参考图6，可以在第一层结构(132,142,170,165,148,128)上方形成第二层结交替堆叠(132,142)的顶部表面上形成材料层的第二交替堆叠(232,242)。第二堆叠(232,每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(CVD)来沉积第二材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材[0180]可采用与用于在第一阶梯式区域中形成第一阶梯式表面的处理步骤相同的一组域中形成为第二阶梯式表面。可以在楼梯区200中的第二阶梯式表面上方形成第二后向阶[0181]随后可在第二交替堆叠(232,242)和第二后向阶梯式介电材料部分265上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包括与第二牺牲材料层242的材料不同的介电材材料层和第二牺牲材料层(142,242)可以的第二牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结材料层(诸如牺牲材料层(142,242))的至少堆叠(132,142,232,242)上的楼梯区上方形成至少一个后向阶梯式介电材料部分(165,光刻图案化以形成穿过其的各种开口。开口的图案可以[0185]光致抗蚀剂层中的开口的图案可以通过第二各向异性蚀刻工艺传递穿过第二层[0186]第二层存储器开口249直接形成在牺牲第一层存储器开口填充部分148中的相应的一个牺牲第一层存储器开口填充部分的顶部表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充部分128中的相应的一个牺牲第一层支撑开口填充部分的顶部表面[0187]参考图8A和图8B，可以采用蚀刻工艺从第二层存储器开口249和第二层支撑开口牲材料层(142,242)、第一和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲填充材料。在从中移除牺牲第一层存储器开口填充部分148的每个体积中形成[0188]图9A至图9D提供了在形成存储器开口填充结构58或支撑柱结构20期间存储器开隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可以包括单个介电材料层挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成并且可以采用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、或多晶硅。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料的厚度。腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,60L)的体第二绝缘帽盖层270的介电核心层的水平部分可以例如通过凹陷蚀刻来移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶部表面凹陷至第二绝缘帽盖层270的顶部表面与第二绝体材料具有第二导电类型的掺杂。可以通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶部表面)上面的沉积的掺杂半导体材区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p[0197]半导体沟道材料层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半[0198]存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠沉积工艺形成。例如，接触层级介电层280可以包含未掺杂硅酸盐玻璃，并且可以具有在[0201]可在接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻口可以在存储器开口填充结构58的每个相邻集群之间沿着第一水平方向hd1横向延伸。可以通过将光致抗蚀剂层中的图案传递穿过接触层级介电层280、第二交替堆叠(232,242,堆叠(132,142,170,165)和过程中源极层级材料层110'的在光致抗蚀剂层中的开口下面的成背侧沟槽79。存储器开口填充结构58的集群可沿着第二水平方向hd2通过背侧沟槽79横层(142,242))的至少一个竖直交替序列划分成绝缘层(132,232)和间隔物材料层(诸如牺槽280划分成多个接触层级介电层280。多个接触层级介电层280中的每个接触层级介电层280覆盖在绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的相应的交替堆[0203]参考图12和图13A，可以在每个背侧沟槽79的侧壁上形成背侧沟槽间隔物77。例层103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧沟槽79中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，背侧沟槽间隔物77包间隔物77以及较高和较低介电衬垫层(105,103)选择性地移除源极层级牺牲层104。另选了热磷酸)来对于背侧沟槽间隔物77以及较高和较低介电衬垫层(105,103)选择性地移除源极腔体109施加到存储器膜50的物理地暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露竖直半导体沟道60的底部表面和圆柱形侧表面。可以在移除存储器膜50的定位在源极腔体109的层级处的部分期间附层级材料层112的顶部表面和较高源极层级材料层116的底部表面可以物理地暴露于源极[0207]参考图13D，可以通过沉积具有第二导电类型的掺杂的掺杂半导体材料的选择性[0208]用源极层级材料层10替换过程中源极层级材料层(112,114,116)的源极层级材料艺(其采用了稀氢氟酸)来移除背侧沟槽间隔物77。第一和第二交替堆叠(132,142,232,[0210]可以执行热氧化工艺以将各种半导体材料的物理地暴露的表面部分转换成半导118(如果存在的话)的物理地暴露的表面部分被转换成热半导体氧化物材料部分。如本文半导体氧化物材料所源自的半导体材料在热氧化工艺之[0211]热氧化工艺在每个背侧沟槽79的底部处形成半导体氧化物板122且在源极选择层[0212]包括较低源极层级材料层112、源极接触层114和较高源极层级材料层116的层堆直半导体沟道60中的每个竖直半导体沟道并且具有第二导电类型的掺杂。埋入式源极层(112,114,116)的平均掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是[0213]参考图15，可例如采用各向同性蚀刻工艺，将相对于第一和第二绝缘层(132,232)、第一和第二后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料选择性蚀刻第一和第二牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例存储器膜50的最外层的材料可以包含氧化硅材料。第一背侧凹陷部143在从中移除第一牺牲材料层142的体积中形成。第二背侧凹陷部243在从中移除第二牺牲材料层242的体积中(142,242)包含氮化硅，则蚀刻工艺可以是将第一示例性结构浸入包括磷酸的湿法蚀刻槽[0215]第一背侧凹陷部和第二背侧凹陷部(143,243)中的每一者可以是横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，第一和第二背侧凹陷部(143,243)中的每一者的横向尺寸可大于相应的背侧凹陷部(143,243)的高度。多个第一背侧凹陷部143可在从其中移除第一牺牲材料层142的材料的体积中形成。多个第二背侧凹陷部243可在从其中移除第二牺牲材料层242的材料的体积中形成。第一和第二背侧凹陷部(143,243)中的每一者可以基本上平行于衬底8的顶部表面延伸。背侧凹陷部(143,243)可由下方绝缘层(132或232)的顶部表面和覆盖在上面的绝缘层(132或232)的底部表面竖直的侧壁上以及在接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可包部243中形成多个第二导电层246，并且可在每个背侧沟槽79的侧壁上和接触层级介电层280上方形成连续金属材料层(未示出)。因此，第一牺牲材料层和第二牺牲材料层(142,[0219]可例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个[0220]定位在漏极选择层级隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。定位在漏极选择栅极电极下方的导电层(146,246)的子集可以用作定位在同一层级处的控制栅和字线的组合。每个导电层(146,246)内的控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。源极选择层级导电层118用作源极选择[0221]存储器开口填充结构58中的每个存储器开口填充结构(其包含相应的存储器堆叠结构55)包括位于导电层(146,246)的每个层级处的存储器元件竖直堆叠。导电层(146,246)的子集可以包括用于存储器元件的字线。下面的外围器件区700中的半导体器件可以级组件包括位于较低层级金属互连结构780的最顶部表面上方的所有结构，并且位于衬底半导体层9上方且与该衬底半导体层竖直间隔开。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。至少一个交替堆叠(132,146,232,246)中的每一者包括相应的绝缘层(132或232)储器层级组件内的任何覆盖的导电层(146,246)[0222]形成绝缘层(132,232)和导电层(146,246)的交替堆叠{(132,146),(232,246)}，这些交替堆叠沿着第二水平方向hd1通过背侧沟槽79彼此横向间隔开。源极层(112,114,该源极接触层包括第三掺杂半导体材料并且位于较高源极层级材料层116与较低源极层级括横向环绕相应的竖直半导体沟道60的相应的存储器膜50，具有接触源极接触层114的相应的环形凹面底部表面，并且具有接触较高源极层级材料层116和交替堆叠{(132,146),(232,246)}中的相应的一个交替堆叠内的每个绝缘层的相应的圆柱称为背侧沟槽周期性。光刻图案沿着第二水平方向hd2的周期性可以是背侧沟槽周期性的开口在沿着第二水平方向hd2包围光刻图案的周期性的每个距离内覆盖在背侧沟槽79中的槽周期性的比率可为正整数N(其大于1)，并且每第N个背侧沟槽79可属于背侧沟槽79的第二子集，并且所有其他背侧沟槽79可属于背侧沟槽79的第一子集(该第一子集为背侧沟槽始的正整数顺序编号，且在模N除法后具有正残余的所有背侧沟槽可在背侧沟槽79的第一第二子集中的每个背侧沟槽79在本文中称为第[0226]可执行各向异性蚀刻工艺以使背侧沟槽79的第二子集竖直延伸穿过过程中源极层级材料层110'且延伸到至少一个第二介电层768中。背侧沟槽79的第二子集的底部表面例性结构可以包括单元结构US的周期性重复，该单元结构在图案化蚀刻掩模层287的图案[0228]接着从第一示例性结构上方移除图案化蚀刻掩模层287以及沉积于图案化蚀刻掩模层287上方的介电填充材料的部分。例如，移除工艺可以包括反应离子蚀刻(RIE)和/或CMP工艺。介电填充材料的填充背侧沟槽79的第二子集的每个剩余部分构成介电沟槽填充[0230]参考图19A至图19F，可在背侧沟槽79的第一子集中且在接触层级介电层280和填充背侧沟槽的第二子集的介电沟槽填充结构176上方正式沉积诸如氧化硅层的绝缘间隔物材料层。可执行各向异性蚀刻工艺以从接触层级介电层280上方和背侧沟槽79的第一子集一个实施方案中，半导体氧化物板122的中心部分可以附带地蚀刻以物理地暴露源极接触层114的下面的部分的顶部表面段。绝缘间隔物材料层的每个剩余竖直延伸管状部分构成[0231]至少一种导电材料(诸如至少一种金属材料)可随后沉积在背侧沟槽79的第一子面化工艺从包括接触层级介电层280的顶部表面的水平平面上方移除至少一种金属材料的每个连续组合构成背侧沟槽填充结构(74,76)。背侧沟槽79的第一子集内的每个背侧沟槽79可用相应的背侧沟槽填充结构(74,7沟槽填充结构(74,76)中的每个背侧沟槽填充结构包括相应的背侧绝缘间隔物74和相应的相应的背侧绝缘间隔物74横向环绕且与通过该相应的背侧绝缘间隔物与相应的相邻对交替堆叠{(132,146),(232,246)}横向间隔开。每个背侧绝缘间隔物74横向环绕246)}，这些交替堆叠位于源极层(112,114,116)上方且沿着第二水平方向hd2通过至少一个第一背侧沟槽79彼此横向间隔开，该至少一个第一背侧沟槽包括接触源极层(112,114,直延伸穿过交替堆叠{(132,146),(232,246)}中的相应的一个交替堆叠；存储器叠(其可包括存储器膜50的位于导电层(146,24道60；以及介电沟槽填充结构176，该介电沟槽填充结构从交替堆叠{(132,146),(232,246)}的最顶部表面上方竖直延伸到源极层(112,114,116)的至少底部表面(且优选地在底壁，且包括接触单元结构US的相邻实例内的交替堆叠{(132,146),(232,246)}间的接触区域从源极层(112,114,116)的顶部表面连续地竖直延伸到源极层(112,114,触层级介电层覆盖在交替堆叠{(132,146),(232,246)}中的相应的一个交替堆叠介电层280中的每个接触层级介电层接触一对背侧绝缘间隔物74的侧壁，或相应的背侧绝缘间隔物74的侧壁以及单元结构US的相应的实例的介电沟槽填充结构176的侧壁，或相邻多个接触层级介电层280中的每个接触层级介电层覆盖在包括漏极区63的顶部表面的水平[0235]在图19C所示的一个实施方案中，介分离成第一和第二源极层部分(110A,110B)，该第一和第二源极层部分接触位于存储器开触位于交替堆叠中的第一交替堆叠中的存储器开口填充结构58的竖直半导体沟道60的侧[0236]一般来讲，每个单元结构US可以包括两个交在单元结构US内存在四个交替堆叠，即三个背侧沟槽填充结构(74,76)和一个介电沟槽填结构176的第二背侧沟槽79中的最近相邻对第以在通孔层级介电层282上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化口可以穿过楼梯区200中的通孔层级介电层282、接触层级介电层280和后向阶梯式介电材料部分(165,265)而形成。执行各向异性蚀刻工艺以将光致抗蚀剂层中的图案转印穿过通孔层级介电层282、接触层级介电层280和下面的介电材料部分。漏极区63和导电层(146,在第一和第二后向阶梯式介电材料部分(165,265)下面的阶梯式表面处在每个导电层电材料可包含至少一种金属材料。可通过平面化工艺从包括通孔层级介电层282的顶部表艺和/或化学机械平面化工艺。漏极接触通孔腔体中的至少一种导电材料的剩余部分构成[0242]参考图22，可以穿过较低层级金属互连结构780中的相应一个较低层级金属互连结构上的后向阶梯式介电材料部分(165,265)形成连接通孔结构(在本文中称为直通存储器层级连接通孔结构488)。可以在通孔层级介电层282上方形成较高层级金属互连结构[0243]在一个实施方案中，交替堆叠{(132,14地延伸穿过后向阶梯式介电材料部分(165,265)中的相应的一个后向阶梯式介电材料部分。外围电路穿过较低层级金属互连结构780且穿过较高层级金属互连结构电连接到导电层(146,246)和存储器元件竖直堆叠(其可包括存储器膜50的位于导电层(146,246)的层级[0244]共同参考图1A至图22且根据本公开的各种实施方案，存储器器件包括：源极层的绝缘层(132,232)和导电层(146,246)的交替堆叠{(132,146),(232,246)}，叠沿着第一水平方向hd1延伸并且沿着第二水平方向hd2通过背侧沟槽79彼此横向间隔开。槽包括相应的背侧接触通孔结构76，该背侧接触通孔结构包括接触源极层(112,114,116)结构从交替堆叠{(132,146),(232,246)}的最顶部表面上方延伸到源极层(112,114,116)器开口49中的每个存储器开口竖直延伸穿过交替堆叠{(132,146),(232,246)并且位于较高源极层级材料层116与较低源极层级且具有接触较高源极层级材料层116和交替堆叠{(132,146),(232,246)}中的相应的一个侧绝缘间隔物74横向环绕且与通过该相应的背侧绝缘间隔物与相应的相邻对交替堆叠电层覆盖在交替堆叠{(132,146),(232,246)}中的相应的一个交替堆叠和存储器结构58的相应的子集上面，并且具有位于包括背侧接触通孔结构76和介电沟槽填充结构案中，多个接触层级介电层280中的每个接触层级介电层接触一对背侧绝缘间隔物74的任一侧壁或相应的背侧绝缘间隔物74的侧壁和介电沟槽填充结含有相应的掺杂半导体材料的相应的漏极区63，并且多个接触层级介电层280中的每个接触层级介电层覆盖在包括漏极区63的顶部表面的域从源极层(112,114,116)的顶部表面连续地竖直延伸到源极层(112,114,116)的底部表[0251]在一个实施方案中，存储器器件还包括在源极层([0252]在一个实施方案中，交替堆叠{(132,14的竖直距离而减小的横向范围，后向阶梯式介电材料部分(165,265)覆盖在交替堆叠延伸穿过后向阶梯式介电材料部分(165,265)中的相应的一个后向阶梯式介电材过过程中源极层级材料层110'的源极隔离介电结构12而从图1A至图1C所示的第一示例性抗蚀剂层中的狭缝形开口沿着垂直于第一水平方向hd1的第二水平方向hd2可以具有与随[0254]可以执行各向异性蚀刻工艺以将光致抗蚀剂层中的开口的图案转印穿过过程中源极层级材料层110'并且转印到至少一个第二介电层768的上部部分中。可以穿过过程中源极层级材料层110'并且在至少一个半导体介电层768的上部部分中形成浅沟槽。可将过程中源极层级材料层110'划分成沿着第二水平方向hd2横向间隔开的多个离散部分。至少一个第二介电层768的顶部表面可以在每个浅沟槽的底部处物理地暴露。浅沟槽可具有锥程中源极层级材料层110'的顶部表面的水平平面上方移除该至少一种介电填充材料的多中，源极隔离介电结构12中的每个源极隔离介电结构可以包括沿着第一水平方向hd1横向[0256]源极隔离介电结构12可包括抵抗将在后续步骤中形成的绝缘层和牺牲材料层的介电结构沿着第二水平方向hd2具有随着距衬底的竖直距离而增材料层142的第一竖直交替序列。[0261]参考图27，可执行参考图5所描述的处理步骤以形成牺牲第一层存储器开口填充[0263]参考图29，可执行参考图7A和图7B所描述的处理步骤以形成第二层存储器开口充结构包括相应的存储器元件竖直堆叠(其可包括存储器膜50的位于导电层(146,246)的形成于源极隔离介电结构12的相应的相邻对源极隔离介电结构之间，并且背侧沟槽79B的第二子集可形成于源极隔离介电结构12中的相应的一个源极隔离介牲材料层(142,242))的竖直交替序列划分成绝缘层(132,232)和间隔物材料层(诸如牺牲和第二背侧沟槽79B，该第一背侧沟槽竖直延伸到过程中源极层级材料层110'中的相应的着第二水平方向hd2重复。每个单元结构US包括背侧沟槽79的第二子集内的背侧沟槽79B[0268]过程中源极层级材料层110'的表面可以围绕每个第一背侧沟槽79A的底部部分物理地暴露。第二背侧沟槽79B的每个底部部分可由源极介电隔离结构12中的相应的一个源料层110的层堆叠来替换过程中源极层级材料层110'的每个层堆叠。在用相应的源极接触层114替换过程中源极层级材料层110'中的每个过程中源极层级材料层内的牺牲源极层个层堆叠可包括相应的源极层(112,114,116)，该相应的源极层包括较低源极层级材料层极接触层114包括第三掺杂半导体材料并且位于较高源极层级材料层116与较低源极层级[0270]参考图33，执行参考图15所描述的处理步骤以通过移除牺牲材料层(142,242)来背侧沟槽79中且接触相应的源极隔离介电结构12。第二背侧沟槽填充结构(74D,76D)不接触源极接触层114且因此包括虚设背侧沟槽填充结构，因为在虚设背侧接触通孔结构76与[0273]第一背侧沟槽填充结构(74,76)中的背侧接触通孔结构76中的每个背侧接触通孔通孔结构76D中的每个背侧接触通孔结构通过相应的源极隔离介电结构12与源极接触层内)接触的源极层(112,114,116)的每个凹陷表面段为源极接触层1[0274]第二示例性结构包括沿着第一水平方向hd1横向延伸并且沿着垂直于第一水平方极隔离介电结构接触源极层(112,114,116)的第一侧壁并且沿着第一水平方向hd1横向延叠位于源极层(112,114,116)上方且沿着第二水平方向hd2通过至少一个第一背侧沟槽79A彼此横向间隔开，该至少一个第一背侧沟槽填充有包括接触源极层(112,114,116)的相应的凹陷表面段的相应的背侧接触通孔结构76的相应的第一背侧沟槽填充结构(74,76)；存储器开口49，该存储器开口竖直延伸穿过交替堆叠{(132,146),(232,246)}中的括相应的存储器元件竖直堆叠(其可包括存储器膜50的位于导电层(146,246)的层级处的槽填充结构接触源极隔离介电结构12的顶部表面且位于第二背侧沟槽79B中，该第二背侧沟槽位于交替堆叠{(132,146),(232,246)}之中的最外部交替堆叠与单元结构US的[0275]在图35C所示的一个实施方案中，单元结构US的每个实例内的源极层(112,114,116)的一部分110A通过源极隔离介电结构12与单元结构US的相邻实例中的源极层(112,(112,114,116)包括接触单元结构US的另一相邻实例内的另一源极隔离介电结构12的第二层级介电层覆盖在交替堆叠{(132,146),(232,246)}中的相应的一个交替堆叠背侧沟槽填充结构(74,76))可形成于单元结构US的每个实例内的相邻对第二背侧沟槽79B[0280]在一个实施方案中，交替堆叠{(132,14地延伸穿过后向阶梯式介电材料部分(165,265)中的相应的一个后向阶梯式介电材料部分。外围电路穿过较低层级金属互连结构780且穿过较高层级金属互连结构电连接到导电层(146,246)和存储器元件竖直堆叠(其可包括存储器膜50的位于导电层(146,246)的层级908可以包括在其上部部分中包括绝缘层(诸如氧化硅层)的绝缘体上硅[0282]过程中源极层级材料层110'可以形成材料层110'可以与上述过程中源极层级材料层110材料层142的第一竖直交替序列。的每一者可直接形成到过程中源极层级材料层110'[0286]参考图44，可执行参考图5所描述的处理步骤以形成牺牲第一层存储器开口填充的存储器元件竖直堆叠(其可包括存储器膜50的位于导绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的竖直交替序列划分成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的交替堆叠{(132,142),第三掺杂半导体材料并且位于较高源极层级材料层116与较低源极层级材料层[0294]在第三示例性结构中，源极层级材料层110内的各种部件层可形成为连续层。因[0295]参考图52，执行参考图15所描述的处理步骤以通过移除牺牲材料层(142,242)来232)和导电层(146,246)的交替堆叠{(132,146),(232,246)}沿着第二水平方76)接触源极接触层114。背侧沟槽填充结构(74,76)中的背侧接触通孔结构76中的每个背构76接触源极接触层114的表面。每个背侧接触通孔结构76由相应的背侧绝缘间隔物74横向环绕且与通过该相应的背侧绝缘间隔物与相应的相邻对交替堆叠{(132,146),(232,介电材料层960可以包括互连层级介电材料层964、钝化介电层966和垫层级介电材料层可以包括存储器侧金属线988和存储器侧金属通孔结构986。存储器侧接合垫998可形成在括逻辑侧衬底半导体层709和形成在逻辑侧衬底半导体层709的顶部表面上的外围电路第一和第二示例性结构中的较低层级介电材料层760的介电材料层被称为逻辑侧介电材料被称为逻辑侧金属互连结构780。逻辑侧介电材料层760可以包括嵌入逻辑侧接合垫798的属接合(诸如铜对铜接合)的金属接合垫。如在俯视图中可以是如在俯视图中所看到的存储器侧接合垫998的图案的镜像[0302]通过将逻辑侧接合垫798与存储器侧接合垫998对准，并且通过在逻辑侧接合垫798与存储器侧接合垫998的配合对之间引起金属对金属接合，可以将逻辑裸片700接合到hd2以等于背侧沟槽填充结构(74,76)沿着第二水平方向hd2的周期性的整数倍的周期性来光刻图案化光致抗蚀剂层217。光致抗蚀剂层217中的图案沿着第二水平方向hd2的周期性[0306]图案化光致抗蚀剂层217中的每个单元图案包括覆盖在背侧沟槽填充结构(74,以覆盖除狭缝形开口的区域之外的所有区域。图案化光致抗蚀剂层217中的每个狭缝形开剂层217中的每个狭缝形开口覆盖在相应的下面的背侧沟槽填充结构(74,76)上面且可比[0307]可以执行各向异性蚀刻工艺以将图案化光致抗蚀剂层217中的开口的图案转印穿过任选的单晶半导体层9'和穿过连续源极层级材料层110。可以在每个体积中形成源极隔的整个端面可以在每个源极隔离沟槽211下面物理地暴露和/或竖直地凹陷。如果存在的极层级材料层110划分成多个源极层级材料层部分(110A,110B,110C)。背侧沟槽79包括由源极层级材料层110的相应的层堆叠覆盖的第一背侧沟槽79(其填充有第一背侧沟槽填充结构(74,76))和位于源极隔离沟槽211中的相应一个源极隔离沟槽下面的第二背侧沟槽79相应的源极层级材料层110覆盖，并且第二背侧沟槽79中的每个第二背侧沟槽在源极隔离沟槽211形成后暴露于源极隔离沟槽211中的相应的一个源极隔离沟沟槽211中的每个源极隔离沟槽沿着第二水平方向hd2可具有随着距交替堆叠{(132,146),工艺以从包括源极层级介电材料层110的顶部表面(背侧表面)的水平平面上方移除至少一填充相应的源极隔离沟槽211的至少一种介电填充材料的每个剩余部分构成源极隔离介电[0311]第三示例性结构包括沿着第一水平方向hd1横向延伸并且沿着垂直于第一水平方极隔离介电结构接触源极层(112,114,116)的第一侧壁并且沿着第一水平方向hd1横向延叠位于源极层(112,114,116)上方且沿着第二水平方向hd2通过至少一个第一背侧沟槽79彼此横向间隔开，该至少一个第一背侧沟槽填充有包括接触源极层(112,114,116)的相应的凹陷表面段的相应的背侧接触通孔结构76的相应的第一背侧沟槽填充结构(74,76)；存储器开口49，该存储器开口竖直延伸穿过交替堆叠{(132,146),(232,246)}中的括相应的存储器元件竖直堆叠(其可包括存储器膜50的位于导电层(146,246)的层级处的槽填充结构接触源极隔离介电结构212的顶部表面且位于第二背侧沟槽79中，该第二背侧沟槽位于交替堆叠{(132,146),(232,246)}之中的最外部交替堆叠与单元结构US的[0312]在单元结构US的每个实例内，源极层部分110A通过源极隔离介电结构212与单元结构US的相邻实例中的另一源极层部分110B电隔离。源极层(112,114,116)包括接触单元结构US的相邻实例内的另一源极隔离介电单元结构US的每个实例包括多个接触层级介电层280，这些接触层级介电层覆盖在交替堆叠{(132,146),(232,246)}中的相应的一个交替堆叠和存储器开口填充结构58的片700包括外围电路710，该外围电路通过位于逻辑裸片700中的逻辑侧金属互连结构和位于逻辑裸片700中的逻辑侧接合垫798电连接到单元结构US的每个实例中的导电层(146,单元结构US的多个实例上面并且位于存储器裸片900中的存储器侧金属个实例中的源极层(112,114,116)接触多个背侧接触通孔结构76中的每个背侧接触通孔结构。在图61B所示的示例中，单元结构US的每个实例包括绝缘层(1116)电隔离的虚设背侧接触通孔结构76D的一个虚设背侧包括绝缘层(132,232)和导电层(146,246)的六个交替堆叠，即包括与源极层(112,114,116)内的源极接触层114直接接触的五个背侧接触通孔结构76的五个第一背侧沟槽填充结构(74,76)，以及包括与源极层(112,114,116)电隔离的虚设背侧接触通孔结构76D的一个接合垫798与存储器侧接合垫998的配合对之间的金属对金属接合将上文所描述的逻辑裸900的背侧上形成源极隔离沟槽211和[0323]参考图23A至图65和相关图式且根据本公开的各种实施方案，一种存储器器件包(112,114,116)上方的绝缘层(132,232)和导电层(146,246)的交替堆叠{(132,146),(232,246)}，这些交替堆叠沿着第一水平方向hd1延伸并且沿着第二水平方向hd2通过至少一个填充有包括接触源极层(112,114,116)的相应的第一背侧接触通孔结构76的相应的第一背侧沟槽填充结构(74,76)，该至少一个第二背侧沟槽填充有包括接触源极隔离介电结构(12,112)的相应的第二虚设背侧接触通孔结构76D的相应的第二背侧沟槽填充结构(74D,[0324]在一个实施方案中，至少一个第一背侧沟槽79A包括其中包含多个第一背侧接触通孔结构76的多个第一背侧沟槽79A，并且第一源极层部分110A接触该多个第一背侧接触通孔结构79A中的每个第一背侧接触通孔一背侧接触通孔结构接触位于第一源极层部分110A中或第二源极层部分110B中的源极接高源极层级材料层和交替堆叠中的相应的一个交替堆叠内的每个绝缘层的相应的圆柱形[0328]第二背侧沟槽填充结构还包括横向环绕第二虚设背侧接触通孔结构76D的第二背的接触区域从源极层的顶部表面向源极层的底部表面连器裸片900中的存储器侧接合垫以及覆盖在单元结构US的多个实例上面并且位于存储器裸[0331]本公开的各种实施方案提供其中将源极层(112,114,116)分离成不同存储块中的电隔离部分(110A,100B等)的配置。相邻块中的部分(110A,110B)通过介电沟槽填充结构176或通过源极隔离介电结构(12,212)彼此电隔离。这降低了相邻存储块之间的读取干扰人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范