【《 Flash ADC模数转换器设计的系统方案误差分析案例》2400字】

我国中小企业的技术创新研究FlashADC模数转换器设计的系统方案误差分析案例目录TOC\o"1-3"\h\u3305FlashADC模数转换器设计的系统方案误差分析案例 191861.13bit全并行ADC的系统方案 1312721.1.1单通道高速ADC 1300701.1.2时间交织型高速ADC 2230681.1.3本文采用的3bitFlashADC的结构及基本工作原理 2301171.2全并行ADC的误差来源分析 379441.2.1比较器失调 4260071.2.2比较器的亚稳态 5260391.2.3回踢噪声 6220471.2.4电容馈通 71.13bit全并行ADC的系统方案根据通道数，FlashADC可分为单通道高速ADC和时间交织高速ADC两类，下面将对两种结构ADC进行详细分析。1.1.1单通道高速ADC对于单通道高速ADC，它的采样保持、量化和编码的过程由一个高频时钟控制完成，因此不会有时钟倾斜的问题，对于电路时序的控制比较容易。然而，由于对子电路的高性能要求和工艺的限制，需要牺牲其他性能来满足高速的要求。因此单通道高速ADC结构可能会在达到较高转换速率的同时牺牲掉其他的性能。1.1.2时间交织型高速ADC时间交织型结构也称多通道结构，是指分割时钟的相位，从而，使各通道低转换速率的子ADC并行运行，最终实现整体模数转换器的高速率转换。图1.1四路时间交织FlashADC以4通道时间交织ADC结构为例，对多通道时间交织ADC工作原理展开具体说明，其结构如图1.1所示，时钟发生器产生4个相位依次相差90°的时钟信号，控制着4个通道采样频率相同的子ADC实现并行数据转换操作，从而实现整体ADC的高速工作。相比于单通道高速ADC来说，此结构的优势是对每个子ADC的转换速率要求不高，降低了子ADC的设计难度。其缺点是对时钟发生器和校正技术要求较高，容易产生时序倾斜，使得各通路采样不一致，产生误差。1.1.3本文采用的3bitFlashADC的结构及基本工作原理本文设计的FlashADC用于流水线ADC，为了降低流水线ADC中时序控制的难度，采用传统的单通道结构。3bit的FlashADC的结构示意图如图1.2所示，参考电压Vref被电阻串划分成8个不同的电压区间，区间之间的分割点，1/8Vref,2/8Vref,3/8Vref……7/8Vref，分别连接到2N-1个比较器反相端，输入Vin连接到同相端，那么，当Vin大于子参考电压时，输出1，否则输出0，设输入信号Vin为0.7Vref，就会得到温度计码0011111，在此之后，温度码将被送入到编码电路，转换为二进制编码，得到最终输出101。图1.2本论文设计的FlashADC结构1.2全并行ADC的误差来源分析对于FlashADC，造成降低电路性能的非理想因素主要包含比较器失调、比较器亚稳态、电容馈通、回踢噪声、器件失配等，从而引入误差，在前期电路设计时就需要将这些非理想因素考虑进去，以降低其对电路性能造成的破坏性。1.2.1比较器失调由FlashADC的电路结构可知，比较器是FlashADC中最重要的模块之一，比较器的性能直接影响着FlashADC的速度和精度。失调电压是影响比较器性能的重要参数之一。对于理想的比较器，当差分输入电压为零时，则差分输出也应该为零。但由于加工过程中存在工艺偏差等原因，会造成器件的失配，进而使实际加工的电路当差分输入端的输入电压的相同情况下，也得到不为零输出，可以认为，在输入时输入端有一个小电压存在，也就是失调电压（也称输入失调电压），用Voffset表示。图1.3比较器失调电压示意图比较器的失调直接地影响着电压比较最终结果的正确性，且失调电压过大，也会使ADC的INL和DNL性能变差。如若输入与参考电压值较为接近，那么失调电压会导致比较器作出错误的判断，输出有误编码。通常情况，当比较器的失调电压满足Voffset通常比较器采用差分输入，其器件失配是符合正态分布的，则根据其失配的计算如下： σΔV σΔβAVT和Aβ都是由工艺决定的参数，则可推导输入失调为： σΔV上式中，ΔV从公式(3-3)可以看出，失调电压与MOS管过驱动电压成正比，与尺寸成反比。则可以通过选择大尺寸的输入管，并增大其驱动电压来降低失调电压。还可以通过提高比较器的增益去降低电压失调，因此经常在设计中会选用增添预放大电路的方式提高增益。1.2.2比较器的亚稳态比较器输入接近参考电压的情况下，比较器没在有效的时间范围输出判断的正确结果，处于一种不确定的状态(0或1)，即称为比较器的亚稳态。亚稳态会导致ADC输出错误的码字，降低ADC的准确性。输入电压范围和电压增益不够大都是造成比较器亚稳态的主要原因，那么，在设计的过程中，就可以采用提升锁存器的再生能力或者是进一步增加预放大电路的级数，来减小比较器处于亚稳态的概率。1.2.3回踢噪声锁存比较器是ADC中使用最多的一种结构，分为静态、动态和AB类等。虽然各类锁存比较器结构不同，性能有所差异，但他们的电路中都包含一个锁存器，起到正反馈的作用，因此使输出电压更加的接近于数字信号，使得比较器的速度得以提高。但再生节点由于复位开关状态的变化出现的电压浮动，由于寄生电容的耦合，会引起差分输入管的输入电压的浮动，从而造成回踢噪声。由于FlashADC中使用比较器的数量较大，所以比较器的回踢噪声对ADC的输入电压和参考电压会产生较大影响，进而转换精度降低。可以将开关放在比较器的前端，或者增添预放大电路，达到降低回踢噪声的目的。图1.4比较器锁存结构图1.2.4电容馈通采用预放大电路可以使比较器的灵敏度得以提高，因此，全并行ADC中大多采用带有预放大级的架构，具体结构如图1.5所示。与回踢噪声具有类似的形成原理，在输入的电压值发生变化时，将通过差分输入管栅源电容Cgs耦合到参考电压端的电阻串上，引起参考电压的变化，降低参考电压的准确性，这种现象被称为电容馈通。信号馈通路径如图1.5所示。图1.5馈通路径示意图图1.6电容馈通的等效模型，图中C是总的寄生电容值，R是总电阻，Vmiddle则是电阻串中间位置的电压值，该处有着最大的馈通量。图1.6电容馈通计算等效模型最大馈通量为： VmiddleV其中fin为输入信号的频率，α=πfinRC VmiddleV设电路允许的最大馈通电压为mLSB，则可以求出电阻值为： R=4mπ其中，n为转换器的分辨率。通过对式(3-6)分析可知，在设计尺寸一定时，寄生电容C值固定，若输入信号频率、分辨率也都为定值，则电路的馈通电压与电阻成正比。若电阻链的总阻值R过大，则馈通误差较大，那