CN111584464B 半导体器件及其制造方法 （三星电子株式会社）

US2013082401A1,2013.04.04US2011233702A1,2011.0体器件可以包括顺序堆叠的第一子芯片和第二子芯片以及将第一子芯片和第二子芯片彼此电的每一个子芯片包括衬底和介于衬底之间的多有第一开口和第二开口的第一互连线和第二互接触部从第二子芯片的衬底朝第一子芯片延伸子芯片的互连线中的最上互连线的顶表面高的2第二子芯片，包括第二衬底和所述第二衬底上的第二多个互连贯通接触部，从所述第二衬底朝所述第一子芯片延伸，以插入层，位于所述第一子芯片与所述第二子芯片之间并将所述第一子芯片物其中所述第二子芯片的所述第二多个互连线包括具有第一开口的第一互连线和具有其中所述第二开口的中心相对于所述第一开口的中心在平行于所述第一衬底和所述其中所述贯通接触部包括辅助接触部，所述辅助接触部在所其中相对于所述第一衬底，所述辅助接触部的底表面的高度其中相对于所述第一衬底，所述辅助接触部的底表面的高其中所述第一开口与所述第二开口之间的重叠区其中所述贯通接触部从所述第二衬底的所述第二表面朝所5.根据权利要求1所述的半导体器件，其中所述贯通接触部还包括电连接到所述第一7.根据权利要求5所述的半导体器件，其中所述主接触部与所述第一互连线和所述第其中所述第一子芯片还包括所述第一衬底上的39.根据权利要求1所述的半导体器件，其中所述辅助接触部在所述第一开口中具有第其中所述辅助接触部的所述第二宽度随距所述第一开第二子芯片，包括第二衬底和所述第二衬底上的第二多个互连贯通接触部，穿透所述第二子芯片并将所述第一子芯片和所述第二子芯片彼此电连插入层，位于所述第一子芯片与所述第二子芯片之间并将所述第一子芯片物其中所述第二子芯片的所述第二多个互连线包括具有第一开口的第一互连线和具有其中相对于所述第一衬底，所述辅助接触部的底表面的其中相对于所述第一衬底，所述辅助接触部的底表面的高底表面的高度高于所述第一多个互连线中的所述最上互连线的其中所述贯通接触部从所述第二衬底的所述第二表面朝所14.根据权利要求10所述的半导体器件，其中所述主接触部与所述第一互连线和所述贯通接触部，从所述上互连线竖直延伸到所述下互连线，以将所述4其中所述上互连线包括具有第一开口的第一互连线以及在所述第一互连线上且具有其中所述第二开口的中心相对于所述第一开口的中心在平行于所述第一衬底的方向其中相对于所述第一衬底，所述辅助接触部的底表面的其中相对于所述第一衬底，所述辅助接触部的底表面的高其中所述贯通接触部从所述第二衬底穿过所述上互连其中所述第一开口与所述第二开口之间的重叠区形成第一子芯片，其中所述第一子芯片包括第一衬底和所述第一衬底上形成第二子芯片，其中所述第二子芯片包括第二衬底和所述第二衬底上形成贯通接触孔，以穿透所述第二子芯片并暴露所述第一子芯片的形成插入层，所述插入层位于所述第一子芯片与所述第二子在所述第一互连线上形成第二互连线，以具有相对于所述第一5其中形成所述贯通接触孔包括形成在所述第一开口和所述第二开口中延伸的辅助接其中相对于所述第一衬底，所述辅助接触孔的底表面的其中相对于所述第一衬底，所述辅助接触部的底表面的高形成主接触孔，以暴露所述第一互连线的第一侧表面、所述第二互其中相对于所述第一衬底，所述辅助接触孔的底表面的其中所述第一开口与所述第二开口之间的重叠区6[0002]本专利申请要求于2019年2月18日在韩国知识产权局递交的韩国专利申请No.10-包括存储器和逻辑元件二者的混合器件。为了满足对高速和/或低功耗电子器件的增长需[0006]图像传感器通常被分为电荷耦合器件(CCD)图像传感器和互补金属氧化物半导体[0007]本发明构思的一些实施例提供了一种其中设置了具有高结构稳定性的贯通接触[0008]本发明构思的一些实施例提供了一种其中设置了具有高结构稳定性的贯通接触7底表面的高度可以高于第一子芯片的第一多个互连线中的最上互连线的上的下互连线和下互连线上的上互连线以及从上互连线竖直延伸到下互连线以将上互连的高度可以高于第一子芯片的最上互连线的顶表面[0016]图5是示出了根据本发明构思的一些实施例的像素阵列中包括的单元像素的示例[0017]图6是示出了其中安装了根据本发明构思的一些实施例的半导体器件的半导体封8层CDL可以是晶体管的源/漏电极。导电层CDL可以由以下项中的至少一种形成或包括以下[0025]可以在导电层CDL上形成第一绝缘层IDL1。可以在第一绝缘层IDL1上形成第一掩口OP1可以具有通过用于形成光刻胶图案的曝光工艺所能实现的最小特征尺寸。第一绝缘可以位于第一开口OP1中或填充第一开口OP1。可以在第二绝缘层IDL2上形成第二掩膜层[0028]第二开口OP2可以形成为相对于第一开口OP1偏移。第二开口OP2的中心可以相对于第一开口OP1的中心偏移。第二开口OP2的中心可以相对于第一开口OP1的中心在第一方行于衬底SUB的表面的水平方向，且第一方向D1和第二方向D2可以彼此交叉例如垂直。另和第一开口OP1可以彼此部分重叠，并且将使用重叠区OVR来表示第一开口OP1与第二开口9[0029]重叠区OVR可以在第二方向D2上具有第三宽度W3。第三宽度W3可以小于第一宽度可以位于第二开口OP2中或填充第二开口OP2。可以在第三绝缘层IDL3上形成光刻胶图案[0033]参考图4A和4B，可以通过用导电材料至少部分地填充贯通接触孔TCH来形成贯通CDL的顶表面接触。贯通接触部TCT的底部TCTb的宽度可以具有与重叠区OVR基本上相同的[0034]在一些实施例中，由于第一掩膜层ML1的第一开口OP1和第二掩膜层ML2的第二开些实施例，贯通接触部TCT的底部TCTb能够形成为具有比通过曝光工艺所能实现的图案尺[0035]图5是示出了根据本发明构思的一些实施例的像素阵列中包括的单元像素的示例[0038]在光电二极管PD中生成的光电荷可以通过传输晶体管TX传输到浮动扩散节点F光电二极管PD中生成的光电荷可以通过导通的传输晶体管TX传输到浮动扩散动扩散节点FD中的光电荷的量来放大信号。选择晶体管SX可以响应于选择信号SEL将放大[0040]图6是示出了其中安装了根据本发明构思的一些实施例的半导体器件的半导体封[0042]半导体器件20可以具有面向封装衬底10的第一表面20a和与第一表面20a相对的透镜ML可以设置在半导体器件20的第二表面20b上。用于形成到半导体器件20的电连接的第一子芯片CH1与第二子芯片CH2之间的插入层300。第一子芯片CH1和第二子芯片CH2可以[0046]第一子芯片CH1可以包括第一衬底100。第一衬底100可以包括第一表面100a和与[0048]栅极线GL可以设置在第一衬底100中以与第一有源区ACT1交叉。栅极线GL可以埋[0052]第一杂质区SD1可以设置在第一有源区ACT1中一对相邻的栅极线GL之间。第二杂质区SD2可以设置在第一有源区ACT1位于该对栅极线GL两侧的两个相对部分中。第二杂质[0054]位线BL可以设置在第一下绝缘层110中。每条位线BL可以电连接到第一杂质区[0055]第一接触部CT1和着接焊盘(landingpad)LP可以设置在第一下绝缘层110中。每[0056]电容器CAP可以设置在第一下绝缘层110上。每一个电容器CAP可以包括第一电极LEL1、第二电极LEL2以及介于第一电极LEL1与第二电极LEL2之间的介电层DIL。第一电极[0057]每一个第一电极LEL1可以是具有底部和从底部竖直延伸的侧壁部的圆柱形或杯二区RG2上的第一下绝缘层110可以覆盖外围晶体管LT。至少一个第三接触部CT3可以设置第一区RG1可以设置在第一子芯片CH1的第一区RG1上，第二子芯片CH2的第二区RG2可以设[0067]第二子芯片CH2可以包括第二衬底200以及形成在第二衬底200上的光电转换器件[0068]读出电路器件RCX可以设置在第二衬底200的第一表面200a上。读出电路器件RCX可以包括如关于图5详细描述的用于传输或放大与入射光相对应的电信号(例如，光电荷)[0069]滤色器CF和微透镜ML可以设置在第二衬底200的第二表面200b上以向光电转换器转换器件PCD中产生与入射光相对应的电子-空穴对。光电转换器件PCD可以被掺杂为具有[0071]每一个滤色器CF可以设置在相应的光电转换器件PCD上。滤色器CF可以以矩阵形状布置以提供滤色器阵列。的路径以允许入射光被聚焦在设置在其下方的光电转换器件PCD上。微透镜ML可以以矩阵形状布置以提供微透镜阵列。[0075]各光电转换器件PCD以及相应的滤色器CF和微透镜ML可以限定图像传感器的像素VI可以将相对于第一衬底100和/或第二衬底200位于不同竖直高度的互连线IL彼此连接。[0078]第二子芯片CH2的光电转换器件PCD可以配置为从通过第二衬底200的第二表面缘层350a和第二绝缘层350b可以由氧化硅形成[0080]贯通接触部TCT可以设置在半导体器件20的第二区RG2上。贯通接触部TCT可以从通接触部TCT可以设置为穿透第二子芯片CH2和插入[0081]贯通接触部TCT可以与第二子芯片CH2的互连线IL接触。贯通接触部TCT可以与第一子芯片CH1的互连线IL中的最上互连线接触。贯通接触部TCT可以将第二子芯片CH2的互二子芯片CH2可以通过贯通接触部TCT接触部AC以及从主体部BP朝第一子芯片CH1竖直延伸的[0083]具体地，第二子芯片CH2的互连线IL可以包括设置在第二区RG2上的第一互连线可以设置在第四上绝缘层240中。第一互连线IL1可以比第二互连线IL2更靠近第二衬底[0085]主接触部MC可以从主体部BP的底表面朝第一子芯片CH1延伸。主接触部MC可以穿直距离可以短于辅助接触部AC的底表面与第一衬底100之间的竖直距离。主接触部MC的底接触部MC可以与第一互连线IL1的侧表面和第二互连线IL[0086]第一互连线IL1可以具有第一开口OP1，并且第二互连线IL2可以具有第二开口以相对于第二开口OP2的中心OP2c在第一方向D1和第二方向D2中的一个或两个方向上偏[0087]辅助接触部AC可以穿过第一开口OP1和第二开口OP2并可以朝第一子芯片CH1竖直[0088]辅助接触部AC的底部ACb的平面形状可以通过第一开口OP1与第二开口OP2之间的[0089]辅助接触部AC可以与第一子芯片CH1的互连线IL中的最上互连线间隔开。辅助接触部AC的底表面可以位于比第一子芯片CH1的互连线IL中的最上互连线的顶表面高的高度层300的底表面的高度并可以低于插入层300的顶以起到像钉子一样的作用并可以将贯通接触部TCT固定到第二子区RG1的器件隔离层ST可以限定第一衬底100的第一有源区ACT1。第二区RG2的器件隔离层[0093]可以在第一衬底100的上部中形成栅极线GL以与第一有源区ACT1交叉。栅极绝缘[0094]可以对第一有源区ACT1执行离子注入工艺以在每一个第一有源区ACT1中形成第[0095]可以在第一区RG1的第一下绝缘层110中形成位线BL、第一接触部CT1以及着接焊一个外围晶体管LT的至少一部分可以在位线BL的[0098]参考图10，可以在电容器CAP以及第一下绝缘层110上形成第二至第五下绝缘层LEL2。可以形成至少一个第三接触部CT3以穿透第二下绝缘层120和第一下绝缘层110并电二衬底200中形成光电转换器件PCD。可以在第二衬底200的第一表面200a上形成读出电路[0101]互连线IL的形成可以包括在第二区RG2的第二上绝缘层220中形成第一互连线IL1CH1的第一绝缘层350a和第二子芯片CH2的第二绝缘层350b可以彼此附接以形成插入层[0104]可以通过对第二区R62的第二子芯片CH2执行刻蚀工艺来形成贯通接触孔TCH。贯通接触孔TCH可以以类似于参考图1A至图3B所述的方[0105]贯通接触孔TCH的形成可以包括在第二区R62的第二衬底200上形成光刻胶图案以限定贯通接触孔TCH，然后使用光刻胶图案作为刻蚀掩膜来执行刻蚀工艺以暴露第一子芯参考图1A至图3B所述的第一掩模层ML1和第二掩暴露第一子芯片CH1的互连线IL中的最上互连线的至少一[0108]辅助接触孔ACH可以通过第一互连线IL1的第一开口OP1和第二互连线IL2的第二绝缘层220和填充第二开口OP2的第四上绝缘层2[0109]由于第一开口OP1和第二开口OP2彼此偏移，因此辅助接触孔ACH的底部的平面尺寸可以小于第一开口OP1和第二开口OP2中每一个的平面尺寸。辅助接触孔ACH的底部的宽接触孔ACH可以不暴露第一子芯片CH1的互连线ILTCT可以包括填充主接触孔MCH的至少一部分的主接触部MC和/或填充辅助接触孔ACH的至少一部分的辅助接触部AC。第一子芯片CH1和第二子芯片CH2可以通过贯通接触部TCT彼此[0111]图14是示出了根据本发明构思的一些实施例的半导体器件的一定区域的截面[0112]参考图14，根据本发明构思的一些实施例的半导体器件20可以包括第一子芯片CH1、第二子芯片CH2以及第一子芯片CH1与第二子芯片CH2之间的插入层300。第一子芯片CH1和第二子芯片CH2竖直堆叠，并且插入层300可以将第一子芯片CH1和第二子芯片CH2彼[0113]第一子芯片CH1可以包括第一集成电路IC1，并且第二子芯片CH2可以包括第二集理数据和/或控制信息的逻辑单元，和/或可以包括用于控制逻辑单元的操作的电源电路。[0114]第一集成电路IC1可以设置在第一衬底100的第一表面100a上。第一集成电路IC1塞VI可以设置在第二至第八下绝缘层120-1[0116]第二集成电路IC2可以设置在第二衬底200的第一表面200a上。第二集成电路IC2塞VI可以设置在第二至第八上绝缘层220-2[0118]第二子芯片CH2的互连线