CN111739942B 半导体装置及其形成方法 （台湾积体电路制造股份有限公司）

US2018166545A1,2018隔离结构的所述内周界内。第一源极/漏极区设源极/漏极区设置在所述装置区中及所述栅极的局部地覆盖所述栅极、局部地覆盖所述第一源极/漏极区且局部地覆盖所述隔离结构，其中所述硅化物阻挡结构的第一侧壁设置在所述栅极2隔离结构，设置在半导体衬底中，其中所述隔离结构栅极，设置在所述装置区之上，其中所述栅极的外周界设置在所述隔离结所述栅极的所述第一相对侧壁在第二侧向方向上间隔开，所述第一相对侧壁中的多个侧壁中的一者之间在所述第二侧向方向上的最短距离小于或等于1壁中的所述一者与所述第一侧壁之间在所述第二侧向方向上的最短距离小于或等于1微所述内周界之间在所述第二侧向方向上的最短距离小于3述第三侧壁与所述第四侧壁两者均设置在所述隔离结构的所隔离结构，设置在半导体衬底中，其中所述隔离第一源极/漏极区及第二源极/漏极区，设置在所述栅极，设置在所述装置区之上及所述第一源极/漏极区与所述第二源极/漏极区之间，其中所述栅极的外周界设置在所述隔离结构一硅化物阻挡结构与所述第二硅化物阻挡结构之间及所述栅极与第一拾取区及第二拾取区，在所述装置区中设置在所述第一源极/漏极区与所述第二所述第一拾取区与所述第二拾取区在所述第二侧向方向上间隔开且设置在所述栅极所述第一硅化物阻挡结构设置在所述第一拾取区与所述第一导所述第二硅化物阻挡结构至少局部地覆盖所述第所述第三硅化物阻挡结构在所述第二侧向方向上与所述第四硅化物阻挡结构间隔开；所述第三硅化物阻挡结构及所述第四硅化物阻挡结构均在所述第一侧向方向上与所述第一硅化物阻挡结构及所述第二硅化物阻挡结第二导电触点，电耦合到所述第一拾取区，其中所述第二4一硅化物阻挡结构与所述第二硅化物阻挡结构之间及位于所述栅极与所述隔离结构之间；第二硅化物层，设置在所述第二导电触点与所述第一拾取构与所述第三硅化物阻挡结构之间及位于所述栅极所述第一硅化物阻挡结构覆盖所述第二源极/漏极区的第一所述第一硅化物阻挡结构的相对侧壁在所述第一侧向方向上间隔开且设置在所述隔所述第二硅化物阻挡结构的相对侧壁在所述第一侧向方向上间隔开且设置在所述隔在半导体衬底中形成隔离结构，其中所述隔离结构的内周在所述装置区中及所述栅极的第一相对侧上形成第一源极/漏极区及第二源极/漏极形成第一硅化物阻挡结构，所述第一硅化物阻挡结构局部地覆盖所述第一源极/漏极形成第二硅化物阻挡结构，所述第二硅化物阻挡结构在和所物层设置在所述第一硅化物阻挡结构与所述第二在所述装置区中及所述栅极的第二相对侧上形成第一拾取隔离结构，设置在半导体衬底中，其中所述隔离结构栅极，设置在所述装置区之上，其中所述栅极的外周界设置在所述隔离结5第一硅化物层，设置在所述栅极之上，其中所述第一硅化物所述硅化物阻挡结构的所述第二侧壁在第二方向上延伸，所述第二方隔离结构，设置在半导体衬底中，其中所述隔离栅极，设置在所述装置区之上及所述第一源极/漏极区与所述第二源极/漏极区之间，其中所述栅极的外周界设置在所述隔离结构第二硅化物阻挡结构，覆盖所述栅极的第二部分及所述隔离述栅极的所述第二部分与所述栅极的所述第一部分在侧向所述第一硅化物阻挡结构覆盖所述第一源极/漏极区的第一所述第一源极/漏极区的第一部分与所述第一源极/漏极区的第二部分在侧向上间隔6所述第一硅化物阻挡结构的第一侧壁设置在所述栅极的第一相所述第二硅化物阻挡结构的第一侧壁设置在所述栅极的所述第一相所述第一硅化物阻挡结构的所述第一侧壁与所述第二硅化物阻挡结构的所述第一侧所述第一硅化物层的所述第一侧从所述隔离结构沿着所述第一硅化物阻挡结构的所所述第一硅化物层的所述第二侧从所述隔离结构沿着所述第二硅化物阻挡结构的所第二硅化物层，设置在所述栅极之上，其中所述第二硅化所述第二硅化物层的所述第一侧延伸于所述栅极的第二相所述栅极的所述第二相对侧壁在第二方向上相间隔，所述第二方向与所所述第一硅化物阻挡结构的第二侧壁设置在所述栅极的第二相所述第二硅化物阻挡结构的第二侧壁设置在所述栅极的所述第二相所述栅极的所述第二相对侧壁在第二方向上侧向间隔开，所述第二方所述第二硅化物层的第四侧与所述第二硅化物阻挡结构的所述第二所述第二硅化物层的所述第三侧从所述第二硅化物层的所述第一侧延伸至所述栅极所述第二硅化物层的所述第四侧从所述第二硅化物层的所述第二侧延伸至所述栅极在所述半导体衬底之上及所述隔离结构的内周界内形成第一源极/漏极区及第二源7藉由所述硅化物阻挡结构局部地覆盖所述第一源极/漏极区、局部地覆盖所述栅极且所述硅化物工艺在所述第二源极/漏极区上形成第三8置。FET的实例包括金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistor，MOSFET)及结栅极场效晶体管(junctiongatefield-effect外周界设置在所述隔离结构的所述内周界内。第一源极/漏极区设置在所述装置区中及所述栅极的第一侧上。第二源极/漏极区设置在所述装置区中及所述栅极的与所述第一侧相漏极区及第二源极/漏极区设置在所述装置区中且在第一侧向方向上间隔开。栅极设置在周界设置在所述隔离结构的所述内周界内。第一硅化物阻挡结构覆盖所述栅极的第一部中所述第二硅化物阻挡结构在和所述第一侧向方向垂直的第二侧向方向上与所述第一硅9第二硅化物阻挡结构在和所述第一侧向方向垂直的第二侧向方向上与所述第一硅化物阻[0007]图1A至图1C说明具有低闪烁噪声(flickernoise)及低随机电报噪声(random[0013]图7A至图7D到图16A至图16D说明形成具有低闪烁噪声及低RTN的FET的方法的一[0050]现将参照图式阐述本发明，其中通篇中使用相同的参考不是自身指示所论述的各种实施例和/或配置向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取[0053]一些场效晶体管(FET)包括半导体衬底及浅沟槽隔离(shallowtrench置区中且在侧向上间隔开。选择性导电沟道设置在装置区中且从源极/漏极区中的一个源极/漏极区延伸到源极/漏极区中的另一个源极/漏极区。栅极介电质上覆在选择性导电沟[0054]以上FET所面临的挑战是闪烁噪声及随机电报噪声(RTN)。闪烁噪声及RTN的来源漏极区延伸到多个源极/漏极区中的另一个源极/漏极区。由于STI隅角具有高机械应力且[0055]应对所述挑战的部分解决方案是使用栅电极作为掩模(mask)将源极/漏极区从极区从STI隅角移开，后续的硅化物形成工艺(例如，自对准硅化物工艺(salicide在半导体装置的操作期间(例如，当有电压施加到栅极而使电流流经选择性导电沟道时)，电荷载流子可不因STI隅角处的缺陷状态而被陷获及解除陷获，从而减少闪烁噪声及RTN。[0058]图1A至图1C说明具有低闪烁噪声及低随机电报噪声(RTN)的场效晶体管(FET)100102及隔离结构110分隔开，其中栅极120及所述多个硅化物阻挡结构128a至128d在正常情况下设置在半导体衬底102及隔离结构110上/之上。除了隔离结构110与半导体衬底102进102包括任意类型的半导体本体(例如，单晶硅/块状互补金属氧化物半导体(CMOSbulk)、阱拾取区106上/中分别设置有一对第一硅化物层108。第一硅化物层108可包含例如镍(例[0062]在半导体衬底102中设置有隔离结构110。隔离结构110的内周界110p界定半导体(SiO2))构成的介电结构。在又一些实施例中，隔离结构110可为例如浅沟槽隔离(STI)结些实施例中，选择性导电沟道116是第一阱104的区且提供供电子(或电洞)在第一源极/漏114a是半导体衬底102的具有与第一掺杂类型不同的第二掺杂类型(例如，p型)的第一区，且第二源极/漏极区114b是半导体衬底102的具有第二掺杂类型[0064]在一些实施例中，在第一源极/漏极区114a及第二源极/漏极区114b上/中分别设2些其他介电材料。在一些实施例中，栅极120包括设置在栅电极122上/中的第三硅化物层装置区112的第一端延伸到装置区112的与第一端相对的oxide，RPO)。在再一些实施例中，硅化物阻挡结构128a至128d可包含例如氧化物(例如，SiO2源极/漏极区114b且局部地覆盖隔离结构110。在又一些实施例中，第一硅化物阻挡结构[0070]因此，第一硅化物阻挡结构128a可防止硅化物工艺形成将使FET100短源极/漏极区114b且局部地覆盖隔离结构110。在又一些实施例中，第二硅化物阻挡结构[0072]因此，第二硅化物阻挡结构128b可防止硅化物工艺形成将使FET100短分别以与第一硅化物阻挡结构128a及第二硅化物阻挡结构128b实质上相似的方式防止硅多个硅化物阻挡结构128a至128d可容许在FET100上执行硅化物工艺以形成多个硅化物层触电阻，同时还通过使栅极120的外周界设置在隔离结构110的内周界110p内而使FET100构型成FET100的实质上相似的部分和/或覆盖FET100的实从装置区112的第一侧外连续地延伸而超过装置区的第二侧。第二硅化物阻挡结构128b可[0077]图3A至图3D说明图1A至图1C所示FET的各种更详细实施例的各种图。图3A是图3B2[0080]在栅极120的第一相对侧壁之间设置有第二硅化物阻挡结构128b的第一侧壁310a。栅极120的第一相对侧壁中的一者设置在第一侧壁310a与第二硅化物阻挡结构128b例中，第一侧壁310a与栅极120的第一相对侧壁中的所述一者之间的最短距离小于或等于[0081]第二侧壁310b可设置在隔离结构110的内周界110p与隔离结构110的外周界之在再一些实施例中，第二侧壁310b与隔离结构110的内周界110p之间的最短距离小于或等第四硅化物阻挡结构128d的对应侧壁和栅极120的第一相对侧壁中的所述一者和/或隔离结构110的内周界110p所间隔开的距离会与第二硅化物阻挡结构128b的侧壁和栅极120的第一相对侧壁中的所述一者和/或隔离结构110的内周界110p所间隔开的距离实质上相同。的对应侧壁和栅极120的第一相对侧壁中的另一者和/或隔离结构110的内周界110p所间隔开的距离会与第二硅化物阻挡结构128b的侧壁和栅极120的第一相对侧壁中的另一者和/或隔离结构110的内周界110p所间隔开的距离掺杂区312b具有与第一掺杂区312a及第三掺杂区312c不同的掺杂类型，因此FET的闪烁噪更进一步远离的反转区。此又使电荷载流子在隔离隅角127处被陷获及解除陷获的情形减化物阻挡结构128a与第二硅化物阻挡结构128b间隔开且也可从栅极120的所述一侧连续地[0087]由于第三硅化物层126设置在第二掺杂区312b上且与第一掺杂区312a和/或第三位于第二掺杂区312b与第一掺杂区312a和/或第二掺杂区312b之间的耗尽区(depletion[0088]图5A至图5D说明图3A至图3D所示FET的其他实施例的各种图。图5A是图5B至图5D二阱502是半导体衬底102的具有与第一源极/漏极区114a及第二源极/漏极区114b相同的区114a连续地延伸到第二源极/漏极区114102的具有与第一阱104相同的掺杂类型的区。在又一些实施例中，第三阱504设置在栅极120之下且从第一源极/漏极区114a连续地延伸到第二源极/漏极区114b。在再一些实施例中，第三阱504设置在栅极120与第二阱502之间。由于第二阱502具有与第一源极/漏极区114a及第二源极/漏极区114b相同的掺杂类型，因此第二阱502在第一源极/漏极区114a与[0091]图6A至图6D说明图4A至图4D所示FET的其他实施例的各种图。图6A是图6B至图6D[0092]如图6A至图6D中所示，第三阱504设置在栅极120与第二阱502之间。由于第二阱[0093]图7A至图7D到图16A至图16D说明形成具有低闪烁噪声及低RTN的FET的方法的一[0095]如图8A至图8D中所示，在半导体衬底102的装置区112中形成第一阱104。第一阱(图中未示出)将离子选择性地植入到半导体中，可通过热氧化、化学气相沉积(chemicalvapordeposition，CVD)、物理气相沉积例中，用于将加工层及介电层图案化的工艺包括在加工层上形成经图案化掩盖层(图中未化掩盖层于适当位置的情况下向加工层及介电层中执行刻蚀，从而分别形成栅电极122及[0100]如图10A至图10D所示，在第一阱104中形成一对轻掺杂源极/漏极延伸部1002a至轻掺杂源极/漏极延伸部1002a至1002b包括与第一掺杂类型不同的第二掺杂类型(例如，p杂源极/漏极延伸部1002a至1002b，且可使用掩盖层(图中未示出)将离子选择性地植入到栅极120的多个侧形成侧壁间隔壁302XNY施例中，可使用倾斜离子植入工艺(angledionimplantationpr极/漏极延伸部1002a至1002b。区106是以比第一掺杂剂的第一浓度大的第一掺杂剂的第第三掺杂区312c是栅电极122的包括与第一阱104相同的掺杂类型的区。在一些实施例中，312c。在其他实施例中，可通过使用多重掩盖层的多重离子植入工艺(multipleion[0105]如图13A至图13D中所示，在栅极120的第二相对侧上的装置区112中形成第一源区114a及第二源极/漏极区114b是半导体衬底102的具有与所述一对轻掺杂源极/漏极延伸的第二掺杂剂的第四浓度形成第一源极/漏极区114a及第二源极/漏极区114与第一源极/漏极区114a及第二源极/漏极区114b相同的掺杂类型的区。在一些实施例中，第二掺杂区312b可具有比轻掺杂源极/漏极延伸部1002a至1002b大的第二掺杂剂的浓度。在又一些实施例中，第二掺杂区312b可具有与第一源极/漏极区114a和/或第二源极/漏极单一离子植入工艺形成第一源极/漏极区114a、第二源极/漏极区114b及第二掺杂区312b。第二源极/漏极区114b和/或第二掺杂区31302上形成多个硅化物阻挡结构128a至128d。在一些实施例中，所述多个硅化物阻挡结构[0109]在一些实施例中，第二硅化物阻挡结构128b形成有在第二侧向方向上与栅极120实施例中，第二硅化物阻挡结构128b形成有在第二侧向方向上与隔离结构110的内周界的些其他适合于防止硅化物形成的材料或者前述源极/漏极区114a及第二源极/漏极区114b上/中形成一对第二硅化物层118，且在栅电极第三硅化物层126形成有与所述多个硅化物阻挡结构128a至128d的侧挡结构128a至128d防止过渡金属与其所覆盖的半导体衬底102的部分及栅极120的部分进且接着形成穿过ILD层308延伸到半导体衬底102和/或栅电极122的导电触点306。举例来层308。在再一些实施例中，可在ILD层308上执行平坦化工艺(例如，化学机械平坦化[0114]在一些实施例中，形成导电触点306的工艺包括向ILD层308中执行刻蚀以形成与可以不同的次序发生和/或与除本文中所说明和/或阐述的动作或事件以外的其他动作或多个方面或实施例，且本文中所绘示的一个或多个动作可以一个或多个单独的动作和/或[0119]在动作1708处，在装置区中且在栅极的相对两侧上形成一对轻掺杂源极/漏极延[0123]在动作1716处，在装置区中且在栅极的相对两侧上形成第一源极/漏极区及第二化物阻挡结构的第一侧壁设置在所述栅极的第一相的第二相对侧壁之间，且其中所述栅极的所述第二相对侧壁在所述第一侧向方向上间隔中的多个侧壁中的一者之间在所述第二侧向方向上的最短距离小于或等于约1微米。在实述硅化物阻挡结构从所述硅化物阻挡结构的第三侧壁连续地延伸到所述硅化物阻挡结构第二硅化物阻挡结构覆盖所述栅极的第二部分、所述第一源极/漏极区的第二部分及所述合到所述第一源极/漏极区，其中所述第一导电触点设置在所述第一硅化物阻挡结构与所区包括与所述第一源极/漏极区不同的掺杂类型；并且所述第一硅化物阻挡结构设置在所地覆盖所述第一拾取区；并且所述第二硅化物阻挡结构至少局部地覆盖所述第二拾取区。三硅化物阻挡结构覆盖所述栅极的第三部分、所述第二源极/漏极区的第一部分及所述隔物阻挡结构均在所述第一侧向方向上与所述第一硅化物阻挡结构及所述第二硅化物阻挡分，所述第一源极/漏极区的所述部分位于所述第一硅化物阻挡结构与所述第二硅化物阻取区的所述部分位于所述第一硅化物阻挡结构与所述第三硅化物阻挡结构之间及位于所置在所述隔离结构的所述内周界之外；所述第二硅化物阻挡结构覆盖所述第二源极/漏极述第一源极/漏极区上形成第一硅化物层，其中所述第一硅化物层设置在所述第一硅化物化物阻挡结构设置在所述第二硅化物层与所述艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的