CN111950226B 芯片后端设计和版图设计方法、工具、芯片及存储介质 （Oppo广东移动通信有限公司）

本申请实施例公开了一种芯片后端设计和和第一文件，静态时序分析STA工具执行第一分告，对PnR工具的信息进行修正，获得修正后信2导入库文件和设计数据；其中，所述设计数据包括芯片前端设基于所述第一网表和所述第一文件执行第一插入命令，对根据所述第一报告中的holdslack和所述第二报告中的holdslack确按照所述余量差值对所述PnR工具的信息进行修正2.根据权利要求1所述的方法，其特征在于，4.根据权利要求3所述的方法，其特征在于，所述PnR接收第四启动命令，启动版图设计流程，并解析所述第四启动命令3报告中的holdslack确定余量差值；按照所述余量差值对所述PnR工具的信息进行修正处所述第一获取单元，用于用于中止后端设计流程，且不退出所所述第一生成单元，基于所述第一网表和所述第一文件执行第一插入所述第一修正单元，用于根据所述第一报告中的holdslack和所4所述第二生成单元，用于若执行完优化时序命令，则生成第二停止所述第二修正单元，用于根据所述第三报告中的holdslack和所5[0001]本发明涉及集成电路设计技术领域，尤其涉及一种芯片后端设计和版图设计方越高。目前，在进行芯片的后端设计时，需要通过工程变更指令(EngineerChanging能够大大减少ECO流程的迭代次数，进而缩短芯片后端设计的时间，有效提高芯片设计效[0008]布线PnR工具基于所述库文件和所述设计数据进行布线处理时，在执行完优化时[0011]基于所述库文件和所述设计数据，所述STA工具执行第二分析命令，获得时序报6[0016]在基于所述库文件和所述设计数据，调用布线PnR工具进行所述版图设计流程中[0023]所述第一获取单元，用于布线PnR工具基于所述库文件和所述设计数据进行布线述设计数据包括芯片前端设计后获得的门级网7[0040]所述第二修正单元，用于基于所述第三报告和所述第四报告对所述PnR工具的信根据PnR工具获得的第一报告和STA工具获得的第二报告进行精确的修正处理，以对PnR工具和STA工具的相关性进行校正，从而可以解决由于PnR工具和STA工具的不一致所造成的8设计(ComputerAidedDesign，CAD)软件，来完成超大规模集成电路(VeryLargeScale的目的是让每个clock都能够在尽量短的时间内传达到它们驱动的所有D类型触发器[0066]静态时序分析(Statictiminganalysis，STA)，套用特定的时序模型(Timing9[0073]进一步地，本申请的实施例中还可能涉及到以下名词：分组(group)、分区(region)、时序约束(timingconstrain)、电源环(powerring)、时序分析(timing(buffertree)、填充单元(fillcell)、时钟树延迟(clockinsertio[0082]这里的布线就是普通信号布线，包括各种标准单元(基本逻辑门电路)之间的走版图以GDSII的文件格式交给芯片代工厂在晶圆硅片上做出实际的电路，再进行封装和测[0091]对于CDN的SiliconEnsemble而言后端设计所需的数据主要有是Foundry厂提供定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF(DesignExchangeandEM.的.DB文件获得网表和时序约束信息进行自动放置标准单元，同时进行时序检查和单[0097]芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟源端门单元带载很缓冲器构成了时钟树。一般要反复几次才可以做出一个比较理想的时钟树。---Clockskew.[0098]步骤105、布线(Routing)。Globalroute--Trackassign--Detailrouting--线网可靠绝缘的电性能约束的条件下，根据电路的连接关系将各单元和I/OPad用互连线[0100]Filler指的是标准单元库和I/OPad库中定义的与逻辑无关的填充物，用来填充制造过程中的刻蚀阶段对连线的金属层过度刻蚀从而降低电路的性能。加入DummyMetal的连线寄生参数，此时对延时参数的提取就比较准确了。SE把.V和.SDF文件传递给[0105]针对静态时序分析和后仿真中出现的问题，对电路和单元布局进行小范围的改动.[0106]步骤109、DRC和LVS。DRC是对芯片版图中的各层物理图形进行设计规则检查EDA工具Synopsyhercules/mentorcalibre/CDNDracula进行的.AstroalsoincludeLVS/DRCcheckcommands.工具获得的第一报告和STA工具获得的第二报告进行精确的修正处理，以对PnR工具和STA工具的相关性进行校正，从而可以解决由于PnR工具和STA工具的不一致所造成的ECO流程中迭代次数增多的问题，能够大大减少ECO流程的迭代次数，进而缩短芯片后端设计的时[0115]本申请一实施例提供了一种芯片后端设计方法，图3为芯片后端设计方法的实现后端设计工具。例如，常用的布局PnR工具有Synopsys公司的ICCompiler、Astro和[0120]示例性的，在本申请中，在进行可测性设计DFT时，选择使用的DFT工具可以为为Synopsys的Star-RCXT；在进行版图物理验证时，使用的工具可以为Synopsys的端涉及所生成的门级网表转化成Foundry可计输出的设计数据至少包括门级网表(gatelevelnetlist)，时序约束(timingconstraint)和时序分析报告(tim后端设计工具还需要检查是否符合扫描链(scanchain)和存储器内建自测(MemoryBIST)可以考虑时序要求，建议使用这一功能。如果没有这个功能，并且又有一些关键路径这是由于在STA之后很可能会有布线工程变更(routingEC[0133]需要说明的是，在本申请的实施例中，布线相关的route命令主要可以包括：例如，对于一个net，它是从一个buffer_X的Zpin输出到下一个buffer_Y的Ipin，从route_eco也会调用global[0141]route_track，根据globalroute的结果创建金属(shape)，不考虑DRC。route_track完成之后，细线消失了，变成了有宽度的金属。由于不考虑别的cost，因此route_[0146]route_eco实际上执行两个动作，分别为：连接新的/断开的net(调用route_[0152]进一步地，在本申请的实施例中，PnR工具基于库文件和设计数据进行布线处理在Routing阶段加入校正流程，该校正流程用于对PnR工具与STA工具之间的不一致进行校[0156]需要说明的是，在本申请的实施例中，PnR工具写出的第一报告中包括有hold[0158]需要说明的是，在本申请的实施例中，PnR工具在执行校正流程时所写出的hold加入dummymetal就是为了增加金属的抽取命令时，主要是为了提取寄生参数。其中，提取寄生参数的工具可以为Synopsys的二报告中的holdslack确定余量差值；然后，按照余量差值对PnR工具的信息进行修正处告中的holdslack确定余量差值之后，后端设计工具便可以按照余量差值对PnR工具的信利用第二报告中的holdslack对自身的时序信息延迟数据真实性是比较高的，进而在此基础上进行的再优化应该能够有效地去除任何行修正，获得修正后信息，只需要对其以外的其他信息进行修正，从而能够精确的fix[0209]具体地，在本申请中，ECO是指所变更(包括增加和删除)单元(cell)的总数少于多，不能有任何触发器的修改，只能变更逻辑组合单元(cell)。任何与时钟树相连单元做时钟树的修改。布线变更(routingECO)可以循环多次，直到所有setup和hold[0214]需要说明的是，在本申请的实施例中，后端设计工具是按照GDSII格式输出版图而可以解决由于PnR工具和STA工具的不一致所造成的ECO流程中迭代次数增多的问题，能布局可以简单地根据cell的连接进行，也可以根据时序要求来做，还可以以拥塞程度序要求发生矛盾，特别是对边界的连接单元(cell)。所以建议在定义分组(group)或分区(region)时，尽量宽松一些，并允许一定百分比的单元(cell)放在分组(group)或分区[0228]如果使用有时序要求的布局，而布局用的时序引擎(timingengine)与布线或计[0232]以一个时钟域为例，一个时钟源点(source)最终要扇出到很多寄存器的时钟端器树(buffertree)一般只考虑驱动能力而不在乎树的延迟和扭曲(skew)等问题，它主要必要指标。还有一些可选项：特别要作叶子的结点(leafpin)、特别不要作叶子的结点的个数计算要兼顾芯片封装的最低要求和芯片内[0237]具体地，在本申请中，ADC、DAC、PLL、memory这类部件属于兆单元或称巨集(megacell)，所有的后端EDA布局软件都有自动放置兆单元(megacell)的功能。一般情况[0238]进一步地，在本申请中，在逐一放置各个兆单元(megacell)时，要考虑其引脚属布线层的使用，所以要注意给穿过它的信号线留有足够的空间，特别是兆单元准单元(standardcell)放在中间。留给标准单元(standardcell)的空间形状以方形最体形状已经被兆单元(megacell)的位置大致决定，行通道(row)和兆单元(megacell)之间完成电源布线之后，可以检验整体的供电情况。在传统的通过四周管脚供电、标准单元(standardcell)放在中央的设计中，标准单元(standardcell)集中的row的四周可以加而可以解决由于PnR工具和STA工具的不一致所造成的ECO流程中迭代次数增多的问题，能[0250]进一步地，在本申请的实施例中，PnR工具基于库文件和设计数据进行布线处理[0259]在本申请的实施例中，后端设计工具在根据第一报告和第二报告完成对PnR工具图，如图6所示，与上述图2中的目前ECO流程相比，本申请的后端设计工具在项目进入后端设计工具在芯片routing阶段中止后端设计流程中的布线处理不退出，同时插入校正而可以解决由于PnR工具和STA工具的不一致所造成的ECO流程中迭代次数增多的问题，能[0264]本申请一实施例提供了一种版图设计方法，图7为版图设计方法的实现流程示意具。例如，常用的布局PnR工具有Synopsys公司的ICCompiler、Astro和Candance公司的SOC-Enconter。其中，ICCompiler是Synopsys公司继Astro之后推出的另一款PnR工具，Astro常用于10nm工艺一下超深亚微米[0276]需要说明的是，在本申请的实施例中，布线相关的route命令主要可以包括：[0277]进一步地，在本申请的实施例中，PnR工具基于库文件和设计数据进行布线处理成route_opt之后，先写出当前的holdreport、netlist以及def，然后利用当前的hold体地，EDA工具可以先根据第三报告中的holdslack和第四报告中的holdslack确定余量ECO流程中不再需要为了修正PnR工具的信息进行不断的迭代，进而节省了ECO流程的时间[0288]综上所述，通过上述步骤301至步骤306所提出的版图设计方法，EDA工具在routing阶段通过校正PnR工具跟STA工具之间的相关性，基本可以达到在PnR阶段hold和STA工具获得的第二报告进行精确的修正处理，以对PnR工具和STA工具的相关性进行校正，从而可以解决由于PnR工具和STA工具的不一致所造成的ECO流程中迭代次数增多的问[0292]所述第一获取单元12，用于布线PnR工具基于所述库文件和所述设计数据进行布SpecificIntegratedCircuit，ASIC)、数字信号处理器(DigitalSignalProcessor，(ProgRAMmableLogicDevice，PLD)、现场可编程门阵列(FieldProgRAMmableGate随机存取存储器(Random-AccessMemory，RAM)；或者非易失性存储器(non-volatile[0306]集成的单元如果以软件功能模块的形式实现并非作为独立的产品进行销售或使质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的个校正流程，根据PnR工具获得的第一报告和STA工具获得的第二报告进行精确的修正处[0308]基于上述实施例，在本申请的另一实施例中，图10为EDA工具的组成结构示意图所述设计数据包括芯片前端设计后获得的门级网表[0317]所述第二修正单元27，用于基于所述第三报告和所述第四报告对所述PnR工具的告中的holdslack和第四报告中的holdslack确定余量差值；按照所述余量差值对所述[0327]布线PnR工具基于所述库文件和所述设计数据进行布线处理时，在执行完优化时[0330]基于所述库文件和所述设计数据，所述STA工具执行第二分析命令，获得