CN112002757B 半导体器件及其制造方法 （三星电子株式会社）

US2016172358A1,2016.06.16第一半导体层可以覆盖半导体图案在第一方向2衬底上的半导体图案，所述半导体图案在与所述衬底的上表面垂直所述衬底和所述半导体图案上的栅结构，所述栅结构的至少一部分在竖第一间隔物，覆盖所述栅结构的相对侧壁中的每一个，所述侧壁第一半导体层，覆盖所述半导体图案在所述第一方向上的侧所述第一半导体层上的第二半导体层，所述第二半导体层具有高于所述其中，所述第一间隔物的至少一部分在每个半导体图案的边缘处其中，对于每个半导体图案，所述半导体图案与所述第一间直方向上的第一厚度小于所述半导体图案不与所述第一间隔物接触的部分在竖直方向上其中，在所述第一间隔物上以及在所述半导体图案在所述述第一间隔物具有在所述第一方向上朝向所述栅结构的中部的凹以覆盖所述半导体图案结构中的所述半导体图案和所述第一间隔物的侧壁以及所述衬底，并且其中所述第二半导体层填充所述第一方向上彼此相邻的所述半导体图案结构之间的3导体层的厚度大于形成在所述第一间隔物上的所述第一半所述半导体图案和所述第一间隔物在所述堆叠结构在与所述衬底的上表面平行的第一方第一半导体层，覆盖所述堆叠结构在所述第一方向上的外壁并覆盖所述衬底的表面，所述第一半导体层上的第二半导体层，所述第二半导体层掺其中，所述第一间隔物在所述半导体图案的边缘处接触所述半上的第一厚度小于所述半导体图案不与所述第一间隔物接触的部分在竖直方向上的第二其中，在所述堆叠结构在所述第一方向上的外壁上形成的所述方向以及与所述第一方向垂直的第二方向中的每个方向其中，所述第一半导体层具有连续连接的形状，以覆盖在充在所述第一方向上彼此相邻的所述堆叠结构所述第一间隔物具有在所述第一方向上朝向所述栅结构的中部的凹入导体层的厚度大于形成在所述第一间隔物上的所述第一半衬底上的半导体图案，所述半导体图案在与所述衬底的上表面垂直4在竖直方向上在所述半导体图案之间形成的第一间隔物，所述第一半导体层，覆盖所述半导体图案在第一方向上的侧直接在所述第一半导体层上且在所述第一方向上与所述第一半导体层重叠的第二半其中，在所述第一间隔物上以及在所述半导体图案在所述导体层的厚度大于形成在所述第一间隔物上的所述第一半5[0001]本申请要求于2019年5月27日在韩国知识产权局(KIPO)递交的韩国专利申请[0003]已经开发出了具有高集成度和高性能的多桥沟道MOSFET(MBCFET)。在用于形成MBCFET中的多桥沟道的工艺中，在多桥沟道的两侧形成的源/漏区的半导体材料可能被部半导体图案和间隔物可以在堆叠结构在与衬底的上表面平行的第一方向上的外壁处暴露。6[0013]图5至图27是示出根据示例实施例的制造半导体器件的方法的平面图、横截面图7[0026]有源区100a可以在竖直方向上从衬底100的上表面突出，并且可以在第一方向上其他度量，而是意在包含例如在由于制造工艺而可能发生的可接受变化内几乎相同的朝案132a的堆叠可以一起形成晶体管的沟道区(该晶体管具有与各个单独半导体图案相对应堆叠可以被称为堆叠半导体图案或多层半导[0030]在示例实施例中，半导体图案结构可以形成在沿第一方向延伸的有源区100a多个半导体图案结构可以在第一方向和第二方[0033]第一间隔物144可以形成于在竖直方向上堆叠的半导体图案132a之间的间隙以及有源区100a与最靠近有源区域100a的半导体图案132a之间的间隙在第一方向上的两个(例第一方向上的两端的上表面和下表面，并且第一间隔物144可以支撑半导体图案132a的上第一间隔物144之间的空间以及半导体图案132a、有源区100a和第一间隔物144之间的空8[0034]栅结构162a和162b可以填充在第二方向上布置的半导体图案中所包括的第一间隙158，并且栅结构162a和162b可以覆盖半导体图案结构在第二方向上的前侧和后侧。此162b的上表面可以高于每个半导体图案结[0036]第二间隔物138可以形成于在每个半导体图案结构的最上表面上形成的栅结构162b的侧壁上、以及在半导体图案结构在第二方向上彼此相对的侧壁之间形成的栅结构[0038]栅绝缘图案160a可以形成在每个半导体图案132a的表面和有源区100a的上表面栅图案160b还可以形成在半导体图案结构的最上表[0040]栅绝缘图案160a可以包括或可以是例如具有高介电常数的金属氧化物，如氧化廓可以与第一间隔物144和第一栅结构162a之间的接触表面[0043]在示例实施例中，第一间隔物144的外壁可以在竖直方向上与半导体图案132a的案132a的侧壁可以被第一间隔物144暴露并且相对于第侧壁被第一间隔物144a暴露并且相对于第一间[0046]在示例实施例中，第一间隔物144接触第一栅结构162a的侧壁以及半导体图案9面。第一间隔物144与第一栅结构162a的侧壁以及半导体图案132a的两侧边缘处的上表面在第一方向上朝向第一栅结构162a的中[0047]根据第一间隔物144的形状，半导体图案132a在竖直方向上的厚度可以根据其位接触的部分处半导体图案132a在竖直方向上的厚度可以朝向半导体图案132a的端部逐渐内的堆叠结构可以在第二方向上延伸。半导体图案132a以及第一间隔物144和第二间隔物[0052]第一半导体层150可以接触半导体图案132a和第一间隔物144的侧壁以及有源区第一半导体层150可以沿着在第一方向上彼此相邻的有源区100a的上表面以及第一间隔物[0053]在示例实施例中，形成在半导体图案132a和第一间隔物144的侧壁上的第一半导体层150具有第三厚度T3(例如，在与第一半导体层150所形成于的侧壁垂直的方向上例如包括磷(P)或砷(As)。在这种情况下，第一半导体层150可以用作NMOS晶体管的源/漏延伸图案132a上的第一半导体层150a的厚度可以大于形成在第一间隔物144上的第一半导体层[0058]第二半导体层152可以形成在第一半导体层150上。第二半导体层152可以掺杂有[0060]在示例实施例中，第二半导体层152可以填充在第一方向上彼此间隔开的半导体浓度高的杂质浓度。当蚀刻源例如蚀刻气体或蚀刻剂可以接触第一半导体层150和第二半[0066]绝缘层154可以围绕第二间隔物138及第一半导体层150和第二半导体层152的侧[0067]半导体器件还可以包括与第二半导体层152和/或栅结构162a和162b电连接的接由于蚀刻气体或蚀刻剂对第二半导体层15[0069]图5至图27是示出根据示例实施例的制造半导体器件的方法的平面图、横截面图[0073]牺牲层102可以包括相对于衬底100和半导体层104具有高蚀刻选择性的材料。牺[0075]参照图7和图8，可以在最上面的半导体层104上形成在第一方向上延伸的硬掩模构可以形成在有源区100a上。线结构可以包括交替重复堆叠在有源区上的牺牲线106和半[0080]在示例实施例中，虚设栅结构124可以形成在每个线结构的顶表面和在第二方向[0084]可以使用虚设硬掩模126、虚设栅结构124和第二间隔物138作为蚀刻掩模来蚀刻[0085]因此，可以切割形成在虚设栅结构124和第二间隔物138下方的牺牲线106和半导牺牲图案130a和半导体图案132a在内的[0090]当执行各向同性蚀刻工艺时，可以通过从初步牺牲图案130的外壁连续流动的蚀[0092]在用于形成第一凹部的蚀刻工艺期间，初步半导体图案132的边缘处的上表面和于半导体图案132a在第一方向上的中部在竖直方向上[0093]在示例实施例中，第一凹部142可以具有朝向牺牲图案130a在第一方向上的中部蚀刻第一间隔物层以形成第一间隔物144。可以通过沉积工艺如化学气相沉积(CVD)工艺、[0099]在示例实施例中，每个第一间隔物144的外壁与半导体图案132a的侧壁在竖直方当第一间隔物144的外壁在第一方向上从半导体图案132a的侧壁突出时，可以通过以相同[0100]在一些示例实施例中，如图17所示，第一间隔物144a的外壁可以从半导体图案[0103]在示例实施例中，可以通过使用由第一开口140暴露的有源区100a和半导体图案以从半导体图案132a在第一方向上的侧壁生长，并且半导体层可以在竖直方向上向下流[0107]在示例实施例中，形成在半导体图案132a和第一间隔物144的侧壁上的第一半导体层150在第一方向上可以具有第三厚度T3。形成在有源区100a的上表面上的第一半导体层150可以在竖直方向上具有大于第三厚度T[0108]可以使用半导体源气体和吹扫气体在第一压力和第一温度下执行第一SEG工艺。约550℃和约750℃的范围内。吹扫气体可包括氮气和/或氢气。例如，第一流速可以在约10000sccm(标准立方厘米每分钟)[0112]在一些示例实施例中，第一半导体层150可以形成为包括掺杂有p型杂质的硅导体层150a的厚度可以大于形成在第一间隔物144上的第一半导体层150a的厚度。在这种最大厚度也可以小于在第一半导体层150a接触有源层100a之处第一半导体层150a在与有[0115]在示例实施例中，第二半导体层152填充在第一方向上彼此间隔开的第二结构[0116]第二半导体层152可以通过第二选择性外延生长工艺形成，同时原位掺杂有杂质工艺可以包括化学机械抛光(CMP)工艺和/或回[0123]之后，去除虚设栅图案122和虚设栅图案122下方的虚设栅绝缘层120以形成第二[0124]半导体图案132a和牺牲图案130a在第二方向上的侧壁可以通过第二开口156而暴[0125]参照图25至图27，选择性地去除通过第二开口156暴露的牺牲图案130a以形成第[0127]在牺牲图案130a的蚀刻工艺中，蚀刻剂或蚀刻气体可以沿着第一间隔物144的界体图案132a的边缘和第一间隔物144而被引入第一半导体由于蚀刻剂或蚀刻气体而损坏或蚀刻第一半导表面以形成包括栅绝缘图案160a、功函数控制图案和栅图案160b在内的栅结构162a和[0141]该半导体器件还可以包括在参照图1A、图1B和图2示出的半导体器件中的上部布[0143]接触插塞172可以穿过填充第二栅结构162b之间的空间的绝缘层(参见图31，[0144]在示例实施例中，接触插塞172的底表面可以低于最上面的半导体图案132a的顶[0150]可以通过执行参考图5至图27示出的工艺并且进一步执行附加工艺来制造图30所部分地蚀刻第二栅结构162b的上部以形成由第二栅结构162b和第二间隔物138的上表面限导体层150和第二半导体层152的上部可以在蚀刻工艺中被案170的上表面以形成接触插塞172。接触插塞172可以穿过绝缘层154接触第一半导体层145可以接触第一栅结构162a的侧壁以及半导体图案132a的边缘处的上表面和下表面。因[0162]参照图35，第一间隔物144的整个外壁可以具有在第一方向上朝向栅结构的中部[0166]除了栅结构和第一间隔物的形状之外，图37中所示的半导体器件可以与参照图结构162a与第一间隔物144接触之处第一栅结构162a[0170]在示例实施例中，第一栅结构162a在竖直方向上的厚度可以大于第一间隔物144[0172]半导体器件可以包括形成在衬底的第一区域上的N型MBCFET和形成在衬底的第二区域上的P型MBCFET。半导体器件可以是形成在管芯上且在管芯上包括集成电路的半导体[0173]参照图38，N型MBCFET和P型MBCFET中的每一个可以与参考图1A和图1B以及图2所[0175]在P型MBCFET中，第一半导体层151b可以包括或者可以是掺杂有p型杂质的硅