CN112017975B 半导体装置和制造半导体装置的方法 （安靠科技新加坡控股私人有限公司）

司US2013075936A1,2013.0US2016104668A1,2016US2017200702A1,2017.述顶表面上并且形成所述第一装置的侧表面的导电柱位于所述第一衬底上和第一模制化合物2第一包封料，所述第一包封料位于所述第一衬底的所述顶其中所述导电柱包括非导电柱芯和所述非导电其中所述导电柱位于所述第一装置的占用空间之外，并且所述其中所述导电柱壳的所述顶端位于所述非导电柱芯的所述顶端其中所述第一衬底包括与所述导电柱壳和所述非导电柱芯耦2.根据权利要求1所述的半导体装置，其特征在于料位于所述第一装置与所述第一衬底的所述第二包封料，所述第二包封料位于所述第二衬底的所述顶界面层，所述界面层位于所述顶部组合件与所述基底组所述第一包封料的所述顶侧与所述第一装置的顶侧基3所述导电柱壳的所述厚度为大约10微米到在所述第一衬底的所述顶表面上设置接触所述第一装置的侧表面和所述导电柱的第所述柱芯和所述柱壳位于所述第一装置的占用空间之外，并且所述第其中所述柱壳的所述顶端位于所述柱芯的所述顶端上方其中所述第一衬底包括与所述柱壳和所述柱芯耦接的衬述第一衬底的所述顶表面上设置光刻胶并且去除所述光刻胶的一部分以限定所在载体上设置重布层衬底，其中所述重布层衬底包括介电结在所述柱芯上设置柱壳以形成与所述重布结构4去除所述载体并且在所述重布层衬底的与所述重布结构电耦接的底表面上设置互连置通过所述导电柱接触所述重布结构的另外第一包封料，所述第一包封料位于所述第一衬底的所述顶所述导电柱包括非导电柱芯和所述非导电柱芯上的所述非导电柱芯不延伸到所述第一包封料的顶其中所述导电柱位于所述第一装置的占用空间之外，并且所述其中所述导电柱壳的所述顶端位于所述非导电柱芯的所述顶端其中所述第一衬底包括与所述导电柱壳和所述非导电柱芯耦第二包封料，所述第二包封料位于所述第二衬底的所述顶5界面层，所述界面层位于所述顶部组合件与所述基底组所述第一包封料的所述顶侧与所述第一装置的顶侧基所述导电柱壳的所述厚度为大约10微米到在所述第一衬底的所述顶表面上设置接触所述第一装置的侧表面和所述导电柱的第所述导电柱位于所述第一装置的占用空间之外，并且所述第一包封料所述柱壳的所述顶端位于所述柱芯的所述顶端上方，并且从所述第一装置的其中所述第一衬底包括与所述柱壳和所述柱芯耦接的衬6在载体上设置重布层衬底，其中所述重布层衬底包括介电结在所述柱芯上设置柱壳以形成与所述重布结构去除所述载体并且在所述重布层衬底的与所述重布结构电耦接的底表面上设置互连7[0005]所述态样的半导体装置中，所述第一衬底包括与所述柱壳和所述柱芯耦接的衬[0011]所述态样的半导体装置中，所述包封料的顶端与所述导电柱的顶端基本上共8述宽度为大约50微米到大约200微米，并且所述柱壳的所述厚度为大约10微米到大约50微[0021]所述又一态样的方法进一步包括在所述装置与所述重布层衬底的所述顶表面之[0022]所述又一态样的方法进一步包括在所述包封料的顶表面上设置通过所述导电柱9些元件的尺寸可能相对于其它元件而被放大以有助于改善对本公开中所讨论的实例的理述彼此直接接触的两个元件或描述通过一个或多个其它元件间接连接的两[0032]在另外的实例中，一种用于制造半导体装置的方法包括：在载体上设置重布层置柱壳以形成与所述重布结构电耦接的导电柱；在所述RDL衬底上放置接触所述重布结构所述载体并且在所述RDL衬底的与所述重布结构电耦接的底表面上设置可以包括基底组合件100、定位在基底组合件100上的顶部组合件200以及插置在基底组合111的导电层的一个或多个部分可以具有或可以形成有彼此堆叠的由一种或多种导电材料以将电子装置120耦接到衬底110。可以在电子装置120与衬底110之间定位界面层122并且定位成在衬底110的顶表面上与电子装置120侧向移位，并且可以在衬底110与顶部组合件可以包括可以与上文所描述的重布结构111和介电结构112类似的重布结构211和介电结构212。重布结构211可以电连接到电子装置220和互连件240。电子装置220可以形成于衬底离子体增强化学气相沉积(PECVD)形成。重布结构111的层的厚度可以在约2微米到约10微米的范围内。重布结构111可以具有多层结构。重布结构111可以暴露在衬底110的顶表面电结构112可以防止重布结构111暴露于外(MOCVD)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积RDL衬底要电耦接到的电子装置之上逐层形成的，或者(b)可以在将电子装置和RDL衬底耦接在一起之后完全去除或至少部分地去除的载体之上逐层形成的一个或多个导电重布层和一个或多个介电层。RDL衬底可以在圆形晶圆上以晶圆级工艺逐层制造为晶圆级衬底，包含与限定相应的导电重布图案或迹线的一个或多个导电层交替堆叠的一个或多个介电层的添加剂堆积工艺形成，所述导电重布图案或迹线被配置成共同(a)将电迹线扇出电子作导电图案的位置。RDL衬底的介电层可以利用可以包含光刻掩模的光图案化工艺来图案此类介电材料可以以液体形式旋涂或以其它方式涂覆，而不是以预先形成的膜的形式附电层的厚度。尽管上文描述的光可限定的介电材料可以是有机材料，但是在其它实例中，RDL衬底的介电材料可以包括一个或多个无机介电层。一个或多个无机介电层的一些实例以被称为印刷电路板(PCB)或层压衬底。此类预先形成的衬底可以通过半加成工艺或经改131'上的要形成导电柱130的一部分处设置掩模图释的，晶种层132a可以被设置成促进在柱芯131的绝缘材料之上以导电外壳的形式设置柱壳132的工艺。积(MOCVD)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积器或专用集成电路(ASIC)。半导体管芯120可以包括互连件121和模制材料122或模制化合可以电连接到衬底110的重布结构111。模制材料122可以在半导体管芯120与衬底110之间[0052]在图2I所示的实例中，可以通过将互连件121电连接到衬底110的重布结构111来缩工艺或激光键合工艺电连接到重布结构111。可以通过在半导体管芯120与衬底110之间插入底部填料材料然后进行固化来形成底部填料的基底组合件100。在一些实例中，基底组合件100可以包括在衬底110下方形成的互连件组合件200可以是具有各种结构或组件的组合件，因此不限于所展示的结构。顶部组合件200的不同元件可以类似于如上文所描述的基底组合件100的相应元件或像其一样类似地[0055]图2K呈现了作为预先形成的衬底的在使用互连件240附接到基底组合件100之前中，可以在基底组合件100与顶部组合件200之间形成界面层300，并且可以在基底组合件组合件100与顶部组合件200之间的机械耦[0058]互连件150可以电连接到基底组合件100的衬底110的重布结构111。在一些实例