CN111587489A 具有应力竖直半导体沟道的三维存储器器件及其制备方法 （桑迪士克科技有限责任公司）

PCT/US2019/048170201WO2020/131170EN2020.06.具有应力竖直半导体沟道的三维存储器器拉伸应力可以由应力源柱结构所施加的横向压竖直拉伸应力可以由横向围绕所述竖直半导体竖直拉伸应力可以由防止所述竖直半导体沟道2存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过所所述应力源柱结构向所述竖直半导体沟道施加所述应力源柱结构的横向范围由至少一个基本上竖直的介电侧壁表所述应力源柱结构基本上由应力源材料组成并且其中不包含除所述应力源材料之外所述应力源材料选自介电金属氧化物材料、在应力下沉2.根据权利要求1所述的三维存储器器件，其中所述应力源材料为介电金属氧化物材所述应力源柱结构直接接触所述竖直半导体沟道氧化硅衬垫定位在所述竖直半导体沟道与所述应力源所述应力源柱结构直接接触所述竖直半导体沟道中的相应一个所述应力源柱结构直接接触所述竖直半导体沟道中的相应一个氮化硅衬垫定位在所述竖直半导体沟道与所述应力源柱8.根据权利要求1所述的三维存储器器件，其中所述竖直半导体沟道包含本征多晶硅或p型掺杂多晶硅，所述本征多晶硅或p型掺杂多晶硅具有小于1×1017cm-3的硼掺杂浓度，并且所述应力源材料为与具有小于1×1017cm-3的所述硼掺杂浓度的所述本征多晶硅或所3所述应力源柱结构包括一对平坦侧壁，所述所有层级并且在所述平坦侧壁之间以均匀的横向分离距离所述应力源柱结构包括一对横向起伏的纵向侧壁，所述在衬底上方形成绝缘层和间隔物材料层的交替堆竖直穿过所述交替堆叠形成存储器堆叠结构，所述应力源柱结构向所述竖直半导体沟道施加所述应力源柱结构的横向范围由至少一个基本上竖直的介电侧壁表所述应力源柱结构基本上由应力源材料组成并且其中不包含除所述应力源材料之外所述应力源材料选自介电金属氧化物材料、在应力下沉13.根据权利要求12所述的方法，其中所述应力源柱结构通过所述应力源材料的保形15.根据权利要求12所述的方法，其中在所述竖直半导体沟道的基本上竖直的侧壁上16.根据权利要求12所述的方法，还包括在所述竖直半导体沟道上直接沉积氧化硅衬使用热氧化工艺将所述硅层转换成热氧化硅部分4在所述氧化硅衬垫上沉积具有大于所述竖直半导体沟道的晶格常数的晶格常数的半将所述沉积的半导体材料的最顶部部分转换成介电半在所述存储器开口中形成存储器堆叠结构，其中所述存储器堆通过以下操作来提供施加到所述存储器堆叠结构的所述通过移除所述牺牲材料层来形成背侧凹陷部并在所述背侧凹陷部内沉积生成压缩应将生成压缩应力的牺牲材料用于所述牺牲材料层以提供所述横向压缩应力并且通过在用所述导电层替换所述牺牲材料层之前记住通过快速热退火(RTA)工艺施加到所述存储所述生成压缩应力的导电材料包括横向围绕所述存储器堆叠结构的生成压缩应力的22.根据权利要求20所述的方法，其中所述牺牲材料层包含生成压缩应力的氮化硅材料，所述生成压缩应力的氮化硅材料向与所述牺牲材料层接触的材料部分施加具有在存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过所源极接触层，所述源极接触层位于所述交替堆叠下方并且横向围绕5介电填充材料层，所述介电填充材料层位于所述24.根据权利要求23所述的三维存储器器件，其中所述竖直半导体沟道处于竖直拉伸25.根据权利要求24所述的三维存储器器件，其中所述导电层包含生成压缩应力的材26.根据权利要求23所述的三维存储器器件，其中所述介电填充材料层包含选自未掺27.根据权利要求26所述的三维存储器器件，其中所述源极接触层包含掺杂半导体材料，所述掺杂半导体材料具有在5.0×1019/cm3至2.0×1021/cm3的范围内的原子掺杂剂浓28.根据权利要求27所述的三维存储器器件，还包括包含另一种掺杂半导体材料的较环形层堆叠，所述环形层堆叠横向围绕所述竖括与所述电荷存储层具有相同组成和相同厚度的材料层以及与所述隧穿介电层具有相同所述交替堆叠包括平台区，其中在所述交替堆叠内除最顶部所述平台区包括所述交替堆叠的阶梯式表面，所述阶梯在衬底上方形成平面牺牲材料层和过程中源极层级材在所述过程中源极层级材料层上方形成绝缘层和间竖直延伸穿过所述交替堆叠形成存储器堆叠结将所述平面牺牲材料层替换在介电填充材料层内，所6通过在形成所述横向延伸的腔体之后移除所述存储器膜的底部部分来物理地暴露所在所述竖直半导体沟道的所述底表面上直接沉积所述介电填充材料以形成所述介电33.根据权利要求31所述的方法，还包括通过将生成压缩应力的材料用于所述导电层35.根据权利要求31所述的方法，其中所述源极接触层的所述材料包括掺杂半导体材料，所述掺杂半导体材料具有在5.0×1019/cm3至2.0×1021/cm3的范围内的原子掺杂剂浓在所述源极腔体中沉积所述掺杂半导体材料以所述过程中源极层级材料层包括形成在所述平面牺牲材料层的顶部上的较低源极层在用所述源极接触层替换所述源极层级牺牲层时，述平面牺牲材料层中包括位于所述存储器膜的所述移除的环形部分下方的所述存储器膜在用所述介电填充材料层替换所述平面牺牲材料层之后保留的所述存储器膜的剩余级半导体层横向围绕并且接触所述源极接触在衬底上方形成绝缘层和间隔物材料层的交替堆在所述存储器开口的侧壁上形成存储器膜，其中所述存在所述存储器膜的内侧壁上形成第一半导体沟道层，在所述第一半导体沟道层的内侧壁上形成第二半导体沟道层，39.根据权利要求38所述的方法，其中在沉积所述硅锗合金时或在沉积所述硅锗合金7所述第一半导体沟道层沉积为第一多晶半导体材所述第二半导体沟道层沉积为具有多晶晶粒的第二多所述第一非晶半导体材料层和所述第二非晶半导体材料层在后续退火工艺期间分别的多晶晶粒与所述第一多晶半导体材料层中的相应的42.根据权利要求38所述的方法，还包括在所述第一半导体沟道层和所述第二半导体所述第一半导体沟道层和所述第二半导体沟道层的堆叠构成竖直NAND串的竖直半导所述第一半导体沟道层处于竖直拉伸应力下并且表现出应力诱导增强的载流子迁移8[0002]本申请要求2018年12月17日提交的美国非临时申请号16/221,894以及2018年12[0004]包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的标题为“NovelUltraHighDensityMemoryWithAStacked-SurroundingGateTransistor(S-SGT)StructuredCell(具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的9导体沟道，所述存储器膜含有定位在所述牺牲材料层的层级处的存储器元件的竖直堆叠，的牺牲材料用于牺牲材料层以提供横向压缩应力并且通过在用导电层替换牺牲材料层之前记住通过快速热退火(RTA)工艺施加到存储器堆叠结构的介电填充材料层位于源极接触层下方并且包括杨氏模量小于源极接触层的材料的杨氏模包含原子浓度大于98％的硅并且不含锗或包含原子浓度小于2％的锗；以及在第一半导体[0011]图1是根据本公开的实施方案的在形成至少一个外围器件和半导体材料层之后的[0012]图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的第[0013]图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之[0014]图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的第一示例[0016]图5A至图5H是根据本公开的实施方案的在形成处于第一构型的存储器开口填充[0017]图5I是根据本公开的实施方案的处于第一构型的派生构型的存储器开口填充结[0018]图6是根据本公开的实施方案的处于第二构型的存储器开口填充结构的示意性竖[0019]图7A至图7D是根据本公开的实施方案的在形成处于第三构型的存储器开口填充[0020]图8是根据本公开的实施方案的处于第四构型的存储器开口填充结构的示意性竖[0021]图9A至图9D是根据本公开的实施方案的在形成处于第五构型的存储器开口填充[0022]图9E示意性地示出了根据本公开的实施方案的第一半导体沟道层经受竖直拉伸[0023]图10A至图10D是根据本公开的实施方案的在形成处于第六构型的存储器开口填[0024]图11示出了氮化硅衬垫所生成的应力作为在氮化硅衬垫的沉积期间所使用的[0025]图12A是根据本公开的实施方案的在形成背侧沟槽之后的第一示例性结构的示意[0027]图13是根据本公开的实施方案的在形成背侧凹陷部之后的第一示例性结构的示[0028]图14A至图14D是根据本公开的实施方案的在形成导电层期间的第一示例性结构[0030]图16A是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的第[0032]图17A是根据本公开的实施方案的在形成绝缘间隔物和背侧接触结构之后的第一[0034]图18A是根据本公开的实施方案的在形成附加接触通孔结构之后的第一示例性结[0036]图19A是根据本公开的实施方案的包括分裂单元三维存储器元件的第二示例性结[0038]图20A是根据本公开的实施方案的包括平坦单元三维存储器元件的第三示例性结[0040]图21A是根据本公开的第一实施方案的在半导体衬底上形成半导体器件、较低层[0043]图22是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的第一[0045]图24A是根据本公开的实施方案的在形成第一层存储器开口和第一层支撑开口之[0047]图25是根据本公开的实施方案的在形成各种牺牲填充结构之后的第四示例性结[0048]图26是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二[0049]图27A是根据本公开的实施方案的在形成第二层存储器开口和第二层支撑开口之[0051]图28是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口之后的[0052]图29A至图29D示出了根据本公开的实施方案的在形成存储器开口填充结构期间[0053]图30是根据本公开的实施方案的在形成存储器开口填充结构和支撑柱结构之后[0054]图31A是根据本公开的实施方案的在形成背侧柱腔体之后的第四示例性结构的竖[0056]图32是根据本公开的实施方案的在形成介电柱结构之后的第四示例性结构的竖[0057]图33A是根据本公开的实施方案的在形成第一接触级介电层和背侧沟槽之后的第[0059]图34是根据本公开的实施方案的在形成背侧沟槽间隔物之后的第四示例性结构[0060]图35A至图35H示出了根据本公开的实施方案的在分别用源极接触层和介电填充材料层替换源极层级牺牲层和平面牺牲材料层期间的存储器开口填充结构和背侧沟槽的[0061]图36是根据本公开的实施方案的在形成源极层级材料层之后的第四示例性结构[0062]图37是根据本公开的实施方案的在形成背侧凹陷部之后的第四示例性结构的竖[0063]图38是根据本公开的实施方案的在形成导电层之后的第四示例性结构的竖直剖[0064]图39A是根据本公开的实施方案的在背侧沟槽中形成介电壁结构之后的第四示例[0067]图39D是在图39A至图39C的处理步骤处的存储器开口填充结构和背侧沟槽的竖直[0068]图40A是根据本公开的实施方案的在形成第二接触级介电层和各种接触通孔结构[0070]图41是根据本公开的实施方案的在形成直通存储器层级通孔结构和上部金属线[0074]单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非x105S/cm的范围内的x10-6S/cm至1.0x105S/cm的范围内的电导率的材料，并且能够在是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带栅极帽盖电介质758。栅极电极754可以包括第一栅极电极部分754A和第二栅极电极部分754B的堆叠。可以通过沉积和各向异性蚀刻介电衬垫来在至少一个栅极结构750周围形成入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以使用附加掩模。有源区730可以包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的[0080]任选的半导体材料层10(如果存在)可在形成该至少一个半导体器件710之前或之积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的楼梯区300可在存储器阵列区100和外例和第二元件的实例可以形成在交替的多个元件内叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺[0085]牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电是也可使用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电[0090]虽然使用其中间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案描[0093]在楼梯区300中形成平台区，该楼梯区定位在存储器阵列区100与外围器件区700[0094]在交替堆叠(32,42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32,42)内的任何覆盖在上面的牺牲材料层42横向延伸得远。平台区包括[0095]阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的奇数个牺牲材料层42(如从底部计数)提供物理上暴露的顶表面并且另一列楼梯为偶数个内的竖直阶梯可以沿着第一水平方向hd1布置，并且该列楼梯可以沿着垂直于第一水平方[0096]通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65 学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开替堆叠(32,42)的位于楼梯区300中的阶梯学性质可交替以优化交替堆叠(32,42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以[0100]存储器开口49和支撑开口19可以从交替堆叠(32,42)的顶表面至少延伸到包括半[0101]存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中[0107]介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选牲材料层42和绝缘层32可具有垂直地重合的侧壁，并且电荷存储层54可形成为单个连续以使用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为竖直地间隔开的多个存储器材料部分。虽然使用其中电荷存储层54是单个连续层的实施方案描述了本公开，但其他实施方案将电荷存储层54用竖直间隔开的多个存储器材料部分(其可以是电荷捕获(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化[0115]第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括[0116]基座沟道部分11的表面(或在不使用基座沟道部分11的情况下的半导体材料层10不使用基座沟道部分11的情况下的半导体材料层10)的最顶表面偏移凹陷距离。隧穿介电半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧[0117]参考图5E，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上[0118]第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材以钝化竖直半导体沟道60的内侧壁的表面状态并增强竖直半导体沟道60中的载流子的迁移率。氧化硅衬垫161可以通过第二半导体沟道层602的物理上暴露的表面的热氧化来形[0120]在形成氧化硅衬垫161之后，可在存储器开口49的剩余体积中保形地沉积应力源应的材料。由于其中沉积有应力源材料的每个腔体都为与纵横比大于5(诸如大于20)的情衬垫161的物理上暴露的部分可以例如通过使用稀释氢氟酸的湿法蚀刻来移除。氧化硅衬垫161和应力源柱结构162的每个邻接组构成定位在存储器开口49中的相应一个内的电隔[0123]此外，第二半导体沟道层602的定位在绝缘帽盖层70的顶表面上方的水平部分可[0124]应力源柱结构162向竖直半导体沟道60施加横向压缩应力和伴随的竖直拉伸应竖直的介电侧壁表面(诸如应力源柱结构162的圆柱形侧壁)限定，该至少一个基本上竖直结构162都可以具有基本上圆柱形侧壁，该基本上圆柱形侧壁竖直延伸穿过交替堆叠(32,42)内的多个牺牲材料层42，该多个牺牲材料层可以包括牺牲材料层42中除牺牲材料层42[0125]应力源柱结构162可以基本上由应力源材料组成并且其中不包含除应力源材料之应的应力源柱结构162之间，并且可以接触相应的竖直半导体沟道和相应的应力源柱结构[0126]在一个实施方案中，每个应力源柱结构162都具有圆形圆柱形状或横向伸长的圆以通过在每个凹陷区内在应力源柱结构162上方沉积掺杂半导体材料来形成漏极区63。漏掺杂的多晶硅。可例如通过化学机械平面化(CMP)或凹陷蚀刻从绝缘帽盖层70的顶表面上[0129]存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠储器元件以及任选的阻挡介电层52的组合。存储器开口49内的基座沟道部分11(如果存在极区63的每种组合填充相应的支撑开口19并且构成处于第一[0130]参考图5I，可以通过采用可氧化半导体材料代替介电材料用于应力源柱结构162来从存储器开口填充结构的第一构型导出存储器开口填充结构58的第一构型的派生构型。在这种情况下，应力源柱结构162可以包括半导体材料和/或可以基本上由半导体材料组晶硅具有小于1×1017cm-3的硼掺杂浓度，并且应力源柱结构162的应力源材料为与具有小于1×1017cm-3的硼掺杂浓度的本征多晶硅或p型掺杂多晶硅相比晶格常数更大的半导体材竖直半导体沟道60的晶格常数，应力源柱结构162的材料的更大的晶格常数可以在竖直半导体沟道60中生成一次横向压缩应力(和横向压缩应变)以及二次竖直拉伸应力(和竖直拉掺杂剂可以例如通过原位掺杂来提供。应力源柱结构162的最顶部部分可以在形成漏极区63之前进行氧化。应力源柱结构162的最顶部部分可以转换成介电半导体氧化物帽盖部分柱结构162是电浮置的。氧化硅衬垫161、应力源柱结构162和介电半导体氧化物帽盖部分柱结构162和漏极区63的每种组合在本文被称为处于第二构型的存储器开口填充结构58。力源柱结构162和漏极区63的每种组合填充相应的支撑开口19并且构成处于第二构型的支性结构，该过程中示例性结构是通过在第二半导体沟道层602的物理上暴露的表面上直接沉积氮化硅衬垫261而从图5E所示的示例性结构导出的。定位在存储器开口49中的第一半导体沟道层601与第二半导体沟道层602的竖直延伸部分的每一组都构成竖直半导体沟道积工艺诸如低压化学气相沉积来沉积氮化硅衬垫261。氮化硅衬垫261的厚度可以在3nm至[0134]可以通过保形沉积非晶硅或多晶硅而在氮化硅衬垫261上形成硅层263L。可以选择硅层263L的厚度，使得在沉积硅层263L之后在每个存储器开口49内存在未填充的腔体。以选择硅层263L的厚度，使得硅层263L在每个存储器开口内所占据的体积与在形成硅层氧化工艺或干氧化工艺。热氧化硅层262L包含热氧化硅(其为其中硅原子与氧原子的比率之1的浓度的碳或氢。在其中硅层263L的厚度被选择成使得硅层263L在每个存储器开口内所占据的体积与在形成硅层263L之后的未填充体积的比率为约4:5的实施方案中，整个硅硅衬垫261和应力源柱结构262的每个邻接组构成定位在存储器开口49中的相应一个内的[0138]第二半导体沟道层602的定位在绝缘帽盖层70的顶表面上方的水平部分可以通过[0139]应力源柱结构262向竖直半导体沟道60施加横向压缩应力和伴随的竖直拉伸应竖直的介电侧壁表面(诸如应力源柱结构262的圆柱形侧壁)限定，该至少一个基本上竖直结构262都可以具有基本上圆柱形侧壁，该基本上圆柱形侧壁竖直延伸穿过交替堆叠(32,42)内的多个牺牲材料层42，该多个牺牲材料层可以包括牺牲材料层42中除牺牲材料层42例如通过凹陷蚀刻到定位在绝缘帽盖层70的顶表面和绝缘帽盖层70的底表面之间的深度。[0142]存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠储器元件以及任选的阻挡介电层52的组合。存储器开口49内的基座沟道部分11(如果存在文被称为处于第三构型的存储器开口填充结构58。每个支撑开口19内的基座沟道部分11极区63的每种组合填充相应的支撑开口19并且构成处于第三263L转换成热氧化硅层262L的热氧化工艺被延长，使得整个氮化硅衬垫261被转换成结合[0144]存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠储器元件以及任选的阻挡介电层52的组合。存储器开口49内的基座沟道部分11(如果存在四构型的存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、体沟道层603可以包含在1.0×1014/cm3至1.0×1018/cm3范围内的第一导电类型的电掺杂者可以沉积为非晶半导体材料层。在其中第一半导体沟道层603沉积为非晶半导体材料层导体沟道层603沉积为或转换成第一多晶半导体材料层的实施方案中，第一多晶半导体材以使用在500摄氏度至575摄氏度范围内的沉积温度来沉积第一半导体沟道层603作为非晶层604可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层半导体沟道层604作为非晶材料层，或者可以使用在525摄氏度至625摄氏度范围内的沉积者可以沉积为非晶半导体材料层。在其中第二半导体沟道层604沉积为非晶半导体材料层的实施方案中，第二半导体沟道层604可以随后通过后续退火工艺转换成第二多晶半导体材料层。第二多晶半导体材料层的晶粒可以在退火工艺期间形成为跨第一半导体沟道层个实施方案中，第一半导体沟道层603沉积为第一非晶半导体材料层，第二半导体沟道层604沉积为第二非晶半导体材料层，并且第一非晶半导体材料层和第二非晶半导体材料层晶半导体材料层的多晶晶粒与第一多晶半导体材料层中的相应的多晶晶粒接触并外延对[0149]在其中第二半导体沟道层604沉积为第二多晶半导体材料层的实施方案中，第二多晶半导体材料层的晶粒可以在第二半导体沟道层604的沉积期间形成为跨第一半导体沟道层603与第二半导体沟道层604之间的界面与第一多晶半导体材料层内的晶粒外延对准。[0150]第一半导体沟道层603和第二半导体沟道层604的材料共同称为半导体沟道材[0151]参考图9E，示出了用于在竖直半导体沟道60中的第一半导体沟道层603内生成竖因此第二半导体沟道层604在无应力环境中的晶格常数可以在0.5437至0.5544的范围内。第二半导体沟道层604的晶粒与第一半导体沟道层603的晶粒之间的外延对准使第一半导层604之间的界面的方向扩展晶格常数。由于第一半导体沟道层603与第二半导体沟道层化硅衬垫161和应力源柱结构162的组合(如在存储器开口填充结构58的第一构型中一样)；酸盐玻璃或掺杂硅酸盐玻璃和/或可以基本上由未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃组成。第二半导体沟道层604的定位在绝缘帽盖层70的顶表面上方的水平部分可以通过凹陷道60都包括第一半导体沟道层603和第二半导体沟道层604。第一半导体沟道层603处于竖[0154]参考图10A，示出了示例性结构的构型，可以从图5E所示的示例性结构导出该构处理步骤处通过沉积生成横向压缩应力的生成压缩应力的牺牲材料来形成牺牲材料层42。随后可以在用导电层替换牺牲材料层42之前通过快速热退火(RTA)工艺来记住施加到存储料向与牺牲材料层接触的材料部分施加具有在0.5GPa至5.0GPa范围内的量值的压缩应力。个电隔离芯材料层462L可以包括上文所述的氧化硅衬垫161和应力源材料层162L的组合、[0157]参考图10C，可以从包括绝缘帽盖层70的顶表面的水平平面上方移除至少一个电离芯62可以包括：氧化硅衬垫161和应力源柱结构162的组合(如在存储器开口填充结构58的第一构型中一样)；应力源柱结构162(如在存储器开口填充结构58的第二构型中一样)；氮化硅衬垫261和应力源柱结构262的组合(如在存储器开口填充结构58的第三构型中一芯62可以包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃和/或可以基本上由未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃组成。第二半导体沟道层604的定位在绝缘帽盖层70的顶表面上方的水平部分可以通过凹陷蚀刻或通过化学机械平面化来移除。第一半导体沟道层603和第二半道60都包括第一半导体沟道层601和第二半导体沟道层602的组合，或第一半导体沟道层[0159]可以执行应力记忆退火工艺以将竖直半导体沟道60的微结构状态永久地稳定在生成压缩应力的氮化硅材料所施加的横向压缩应力引起。应力记忆退火工艺可以使用在导体沟道层(601,602)和存储器膜50。存储器膜50可以包括横向围绕竖直半公开的各种实施方案的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60[0162]接触级介电层73可以形成在绝缘层32和牺牲材料层42的交替堆叠(32,42)上方以背侧沟槽79，该背侧沟槽至少从接触级介电层73的顶表面竖直延伸至衬底(9,10)的顶表匀宽度。每个漏极选择层级隔离结构72都可以具有沿着垂直于第一水平方向hd1的竖直平面的均匀竖直横截面轮廓，该均匀竖直横截面轮廓不随沿着第一水平方向hd1的平移而变剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。图14A示出了图13[0166]以对第一材料和存储器膜50的最外层有选择性的方式移除第二材料的蚀刻工艺[0169]可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物316，并将半导体材料层10的每个物理上暴露的表面部分转换成平面介电部分616。在一个实施电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面介电部分616的顶表工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在背侧沟槽79的侧壁上并且沉积在接触级介电层73的顶表面上方，以形成金属填充材料层可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层46A[0175]多个导电层46可形成在多个背侧凹陷部43中，并且连续导电材料层46L可形成在一对介电材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续导电材料层46L包括定位在背侧沟槽79中或接触级介电层73上方的金属阻[0177]参考图16A和图16B，连续的导电材料层46L的沉积的金属材料例如通过各向同性[0178]每个导电层46可以用作定位在同一层级处的多个控制栅极电极和与定位在同一制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共[0179]在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可[0182]执行各向异性蚀刻以从接触级介电层73上方和每个背侧沟槽79的底部去除绝缘艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横[0184]半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构11。在交替堆叠体(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包[0186]可以将覆盖在交替堆叠(32,46)上面的接触级介电层73用作停止层来平面化该至竖直半导体沟道60内的竖直拉伸应力引起竖直半导体沟道60的半导体材料内的载流子迁[0189]可以执行应力记忆退火工艺以将竖直半导体沟道60的微结构状态永久地稳定在材料层42用导电层46替换。向存储器堆叠结构55中的竖直半导体沟道60施加横向压缩应的导电材料包括横向围绕存储器堆叠结构55的生成压缩件的第二示例性结构。可以通过使用每个存储器开口49的水平横截面形状的伸长形状(诸如卵形或椭圆形的形状)执行第一示例性结构的处理步骤来形成图19A和图19B的第二示例相应组的存储器开口的中心部分。可以穿过交替堆叠(32,42)并且穿过每个存储器开口49的中心区形成线沟槽。每个线沟槽可以具有延伸穿过交替堆叠(32,42)的每个层和一行存衬垫161和应力源柱结构162的组合(如在第一示例性结构的存储器开口填充结构58的第一构型中一样)；应力源柱结构162(如在第一示例性结构的存储器开口填充结构58的第二构填充结构58的第三构型中一样)；或应力源柱结构262(如在第一示例性结构的存储器开口换牺牲材料层42)施加横向压缩应力并且在应力记忆退火工艺期间在竖直半导体沟道60中穿过导电层46的所有层级并且在该对平坦侧壁之间以均匀的横向分离距离(例如，横向宽(162,262,62)接触两行存储器膜50。在其中在每个电隔离芯62中使用氧化硅衬垫161或氮性结构包括平坦单元三维存储器元件，可以通过形成沿着第一水平方向hd1横向延伸并且沿着垂直于第一水平方向hd1的第二水平方向hd2横向间隔开的线沟槽来提供这些平坦单个电隔离芯62可以包括：氧化硅衬垫161和应力源柱结构162的组合(如在第一示例性结构的存储器开口填充结构58的第一构型中一样)；应力源柱结构162(如在第一示例性结构的在第一示例性结构的存储器开口填充结构58的第三构型中一样)；或应力源柱结构262(如包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃和/或可以基本上由未掺杂硅酸盐玻璃或掺杂硅实施方案中，半导体沟道60中的每一个可以包括第一半导体沟道层603和第二半导体沟道换牺牲材料层42)施加横向压缩应力并且在应力记忆退火工艺期间在竖直半导体沟道60中[0202]在其中不使用氧化硅衬垫161或氮化硅衬垫262的实施方案中，应力源柱结构器堆叠结构竖直延伸穿过交替堆叠(32,46)，其中存储器堆叠结构55包括存储器膜50和竖在竖直半导体沟道60与应力源柱结构162之间并且接触竖直半导体沟道和应力源柱结构的[0206]在一个实施方案中，应力源材料是在应力下沉积的氮化硅，并且应力源柱结构体沟道60与应力源柱结构262之间并且接触竖直半导体沟道多晶硅或p型掺杂多晶硅具有小于1×1017cm-3的硼掺杂浓度，并且应力源材料为与具有小于1×1017cm-3的硼掺杂浓度的本征多晶硅或p型掺杂多晶硅相比晶格常数更大的半导体材262,62)包括一对平坦侧壁，该对平坦侧壁竖直延伸穿过导电层46的所有层级并且在该对例性结构包括衬底8和在其上形成的半导体器件710。衬底8包括至少其上部部分处的衬底如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器层760。较低层级介电材料层760可以包括例如介电衬垫762(诸如阻挡移动离子的扩散和/[0215]介电层堆叠(其包括较低层级介电材料层760)用作较低层级金属互连结构780的结构的着落垫的各个节点之间提供电气布线。较低层级金属互连结构780包括在较低层级料层764可以是多个介电材料层，其中顺序地包括较低层级金属互连结构780的各种元件。第一介电材料层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可以包括各种器件接触通孔结构782(例如，接触器件的相应的源极和漏极节点或栅极电极触点的源极电极和漏极电极)、中间较低层级金属线结构784、较低层级金属通孔结构786和着落垫层级金属线结构788，着落垫层级金属线结构被配置为用作随后要形成的直通存储器层级通孔结构的着落[0217]可以在第一介电材料层764(其可以为多个介电材料层)的最顶部介电材料层内形[0218]至少一个第二介电材料层768可以包括单个介电材料层或多个介电材料层。至少一个第二介电材料层768中的每一个可以包含掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介个第二介电材料层768上方。平面牺牲材料层101包含对于至少一个第二介电材料层768的最顶部层的材料以及对于过程中源极层级材料层110’的最底部层可以选择性地移除的材平面牺牲材料层101的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚[0220]过程中源极层级材料层110’可以包括随后被修改以形成源极层级材料层的各种[0221]较低源极层级半导体层112和较高源极层级半导体层116可以包含掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级半导体层112和较高源极层级半导体层的竖直半导体沟道具有第一导电类型的掺杂，则较低源极层级半导体层112和较高源极层级半导体层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级半导体层112和较高源极层级半导体层116中的每一者的厚度可以在10nm至300nm诸如20nm至150nm[0222]源极层级牺牲层104包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至[0223]较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用选的源极选择层级导电层118可以包含掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的的区域的水平平面上方并且第二元件的区域在平面图中具有区域重叠(即，沿着垂直于衬在其中随后要形成接触字线导电层的接触通孔结构的楼梯区300上方延伸。在一个实施方[0228]半导体器件710以及较低层级介电层760和较低层级金属互连结构780的组合的区在本文被称为下面的外围器件区700，其定位在随后要形成的存储器层级组件下方并且包随后可以在较低层级金属互连结构780上直接形成直通存储器层级接触通孔结构，以提供案可以被选择成使得着落垫层级金属线结构788(其为定位在较低层级金属互连结构780的最顶部部分处的较低层级金属互连结构780的子集)可以为随后要形成的直通存储器层级一层层级正上方随后要形成的交替堆叠的层级在本文[0231]第一层交替堆叠可以包括作为第一材料层的第一绝缘层132和作为第二材料层的[0232]在一个实施方案中，第一材料层和第二材料层可以分别是第一绝缘层132和第一电极代替第一牺牲材料层142的第二材料，导电电极可以用作例如竖直NAND器件的控制栅中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的层结构(其随后形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可以例如通过形成其中具有开口的掩模层、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地[0241]可以沉积介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可以从包括第一绝缘帽盖层170的顶表面的水平平面上方移除介电填充材料玻璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可能包含未掺杂硅酸盐玻璃)的材料更180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可以包括第一层存储器开口149和第一层支撑开口129。在图24B中以虚线示出第一层[0244]第一层存储器开口149是穿过第一层交替堆叠(132,142)内的每个层在存储器阵器开口149的每个集群可以形成为第一层存储器开口[0245]第一层支撑开口129是形成在楼梯区300中的开口并且随后用于形成楼梯区接触金属线结构788)和导电层(其可以形成为间隔物材料层中的一个或可以通过替换导电层内的牺牲材料层来形成)的相应对互连。可以穿过第一阶梯式表面的相应的水平表面形成穿开口129中的每一个可以形成在较低层级金属互连结构780中的相应一个的正上方(即，上的化学性质可以交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一后向阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀择第一各向异性蚀刻工艺的终端部分的化学性质以便以比过程中源极层级材料层110’的平均蚀刻速率更高的蚀刻速率蚀刻穿过至少一个第二介电层768的一种或多种介电材料。例如，各向异性蚀刻工艺的终端部分可以包括蚀刻至少一个第二介电层768的一种或多种源极层级牺牲层104和较低牺牲衬垫103、较低源极层级半导体层112并且进入平面牺牲材料层101的上部部分。第一各向异性蚀刻工艺的终端部分可以包含用于蚀刻过程中源极层[0248]任选地，第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处氟酸中具有比第一绝缘层132(其可能包括未掺杂硅酸盐玻璃)更大蚀刻速率的介电材料180的层级处扩展第一层存储器开口149的横向尺寸。可以任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分，以便为随后将穿过第二层交替堆叠形成(随[0249]参考图25，可以在各种第一层开口(149,129)中形成牺牲第一层开口填充部分牺牲第一层填充材料之前形成薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一层交替堆叠(132,142)的[0254]牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充开口填充部分(148,128)中的每一个可以或构可以包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方交替的多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(CVD)来沉材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可以用于第二牺牲材料层中的每个第二牺牲材料层242可以具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层[0260]第二阶梯式区域中的第二阶梯式表面可以使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在楼梯区300中形成，其中对至少一个掩模层的图案进行了适当的调整。可以在楼梯区300中的第二阶梯式表面上方形成第二后物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠，并且可以在至少一个交替堆[0263]任选地，可以穿过第二层交替堆叠(232,242)的上部部分中的层的子集形成漏极选择层级隔离结构72。由漏极选择层级隔离结构72切割的第二牺牲材料层242对应于随后极选择层级隔离结构72可以沿着第一水平方向hd1横向延伸，并且可以沿着垂直于第一水其进行光刻图案化以形成穿过其的各种开口。开口的图案可以与各种第一层开口(149,化第一层开口(149,129)的光刻掩模来图[0265]光致抗蚀剂层中的开口的图案可以通过第二各向异性蚀刻工艺传递穿过第二层开口(249,229)。各种第二层开口(249,229)可以包括第二层存储器开口249和第二层支撑[0266]第二层存储器开口249直接形成在牺牲第一层存储器开口填充部分148中的相应平表面，这些第二阶梯式表面包括第二层交替堆叠(232,242)与第二后向阶梯式介电材料[0267]第二各向异性蚀刻工艺可以包括蚀刻步骤，其中第二层交替堆叠(232,242)的材料与第二后向阶梯式介电材料部分265的材料同时蚀刻。蚀刻步骤的化学性质可以交替以优化第二层交替堆叠(232,242)中的材料的蚀刻，同时提供与第二后向阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可以使用例如一系列反应离子移，和/或可以完全定位在下面的牺牲第一层开口填充部分(148,128)的顶表面的周边内。[0268]参考图28，可以使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一和第二绝缘层(132,232)、第一和第二牺牲材料层(142,242)、第一和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19[0269]图29A至图29D提供了在形成存储器开口填充结构期间的存储器开口49的顺序剖[0271]参考图29B，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化是也可以使用更小和更大的厚度。在每个存储器开口49的未填充有沉积的材料层(52,54,[0275]参考图29C，可以使用上述用于形成电隔离芯62的方法中的任一种来在每个存储可以包括：氧化硅衬垫161和应力源柱结构162的组合(如在第一示例性结构的存储器开口填充结构58的第一构型中一样)；应力源柱结构162(如在第一示例性结构的存储器开口填结构的存储器开口填充结构58的第三构型中一样)；或应力源柱结构262(如在第一示例性酸盐玻璃或掺杂硅酸盐玻璃和/或可以基本上由未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃组牲材料层(142,242))施加横向压缩应力并且在应力记忆退火工艺期间在竖直半导体沟道导体材料具有第二导电类型的掺杂，该第二导电类型与半导体沟道材料层60L的掺杂的导[0278]掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63的掺杂剂浓度可以在[0279]半导体沟道层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体[0280]存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每49内的存储器堆叠结构55、电隔离芯62和漏极区63的每个组合构成存储器开口填充结构[0283]可以在第一接触级介电层280上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以在存储器阵列区100的其中不存在存储器开口填充结构58的区域内形成分伸穿过第一接触级介电层280的基本上竖直的侧壁，第二层结构(232,242,270,265,72)和第一层结构(132,142,170,165)可以形成在光致抗蚀剂层中的开口的下方。至少一个第二(诸如旋涂)在竖直互连区腔体585中沉积介电材料诸如氧化硅。可以通过平面化[0286]可以在第一接触级介电层280上方施加光致抗蚀剂层，并且可以对其进行光刻图案化以形成伸长开口，这些伸长开口沿着第一水平方向hd1在存储器开口填充结构58的集构(232,242,270,265,72)和第一层结构(132,142,170,165)并且进入过程中源极层级材料牲衬底105和较低牺牲衬底103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH))来对于背侧沟槽间隔物174以及较高和较低牺牲衬垫(105,103)选择性地移除源极[0289]湿法蚀刻化学物质诸如热TMY和TMAH对于掺杂半导体材料(诸如较高源极层级半极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热TMY和TMAH提供了在形源极层级半导体层112的表面被物理地暴露，较高源极层级半导体层116和/或较低源极层和/或较低源极层级半导体层112的表面的意外物理暴露引起的示例性结构的结构变化不会导致器件故障。存储器开口填充结构58中的每一个都物理地暴露于源极腔体109。具体[0290]参考图35C，可以将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的体109的层级处物理地暴露竖直半导体沟道60的圆柱形表面。可以在移除存储器膜50的定较低源极层级半导体层112和平面牺牲材料层101中包括每个存储器膜50的在存储器膜50的移除的环形部分下面的剩余部分。可以通过在源极腔体109以及较高和较低牺牲衬垫导体层112的顶表面和较高源极层级半导体层116的底表面可以物理地暴露于源极腔体109。通过对于至少一个源极层级半导体层(诸如较低源极层级半导体层112和较高源极层级半导体层116)以及竖直半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和每源极层级半导体层112的顶部水平表面和较高源极层级半[0292]在一个实施方案中，可以通过选择性半导体沉积工艺在源极腔体109周围的物理型的半导体前体气体、蚀刻剂和掺杂剂前体气体可以同时流入包括示例性结构的处理室个或多个回蚀工艺与多个选择性或非选择性沉积工艺结合使用，以提供无缝和/或无空隙[0293]选择性半导体沉积工艺的持续时间可以选择成使得源极腔体109填充有源极接触中，可以通过从围绕源极腔体109的半导体表面选择性地沉积重掺杂半导体材料来形成源[0294]包括较低源极层级半导体层112、源极接触层114和较高源极层级半导体层116的缘层117和源极选择层级导电层118的层组构成源极层级材料层110，其替换过程中源极层器膜50的移除的环形部分下面的一部分包括在较低源极层级半导体层112和平面牺牲材料间隔物174的材料选择性地蚀刻源极接触层114、较低源极层级半导体层112和任选的平面释氢氟酸的湿法蚀刻工艺来蚀刻平面牺牲材料层101的材料。在从中移除平面牺牲材料层[0297]可以将各向同性蚀刻剂(诸如湿法蚀刻剂)的序列施加到存储器膜50的暴露于横向延伸腔体139的部分，以从外部到内部顺序地蚀刻存储器膜50的包括在较低源极层级半半导体沟道60的底表面。可以移除存储器膜50的包括在较低源极层级半导体层112中的每底表面物理上暴露于横向延伸腔体139之后保留的存储器膜50的每个剩余部分构成环形层可以从外部到内部包括与阻挡介电层52具有相同组成和厚度的第一圆柱形介电层252、与电荷存储层54具有相同组成和厚度的第二圆柱形介电层254以及与隧穿介电层256具有相[0298]参考图35G，通过保形沉积具有比竖直半导体沟道60的半导体材料更低的杨氏模介电填充材料可以包括选自未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃和有机硅酸盐玻璃的材电填充材料层111替换平面牺牲材料层101之后保留的存储器膜50的每个剩余部分包括环112横向包围并且接触源极接触层114[0300]介电填充材料层111的杨氏模量值相对于源极接触层114的杨氏模量值更低使得竖直半导体沟道60的竖直应变更大，因为竖直半导体沟道60的底端压靠在比源极接触层起的竖直拉伸应变的影响下和/或通过可以由后续应力记忆退火执行的应力记忆方法而竖直扩展更多，该后续应力记忆退火可以在用导电层替换牺牲材料层(142,242)之前或之后111包含硅酸盐玻璃，则可以使用使用了稀释氢氟酸的湿法蚀刻工艺来同位素地凹陷介电[0302]可以使用各向同性蚀刻工艺来对于绝缘层(132,232)、第一和第二绝缘帽盖层一和第二绝缘帽盖层(170,270)、第一接触级介电层280和源极接触层114选择性地蚀刻牺[0303]可以执行氧化工艺以将半导体材料的物理上暴露的表面部分转换成介电半导体材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可以包含氮化硅，部(143,243)包括形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,背侧凹陷部(143,243)中的每一个的横向尺寸可以大于相应的背侧凹陷部(143,243)的高度。可以在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每一个可以基本上平行于衬底半导体层9的顶表面延伸。背侧凹陷部(143,243)可以由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层[0307]参考图38，背侧阻挡介电层(未示出)可以任选地沉积在背侧凹陷部(143,243)和[0308]可以在多个背侧凹陷部(243,243)中、在背侧沟槽79的侧壁上以及在第一接触级一种金属元素的导电材料。可以在背侧凹陷部(143,243)中沉积的非限制性示例性金属材充背侧凹陷部(143,243)的至少一种导电材料可以是氮化[0310]可以在背侧凹陷部(143,243)中通过沉积至少一种导电材料来形成导电层(146,电层280上方形成连续导电材料层(未示出)。第一导电层146和第二导电层246中的每一个各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第一接触级介电层280上方回蚀连续导电的开口的第一子集可以填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口[0313]在一些实施方案中，可以在第二导电层246的最顶部层级处设置漏极选择层级隔离结构72。定位在漏极选择层级隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。定位在漏极选择栅极电极下方的导电层(146,246)的子集可以用作定位在同一层级处的控制栅和字线的组合。每个导电层(146,246)内的控制栅极电极是用于包括存[0314]存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器件区700中的半导体器件可以包括字线开关器件，这些字线开关器件被配置为控制到相少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,结构176中的每一个可以沿着第一水平方向hd1横向延伸，并且可以竖直延伸穿过绝缘层(132,232)和导电层(146,246)的交替堆叠的每个层。每个介电壁结构176可以接触第一和[0316]在一个实施方案中，可以通过将生成压缩应力的以传递和稳定由导电层(146,246)生成的竖直拉伸应力和横向压缩应力在竖直半导体沟道[0317]参考图40A和图40B，可以在第一接触级介电层280上方形成第二接触级介电层[0318]可以在第二接触级介电层282上方施加光致抗蚀剂层，并且可以对其进行光刻图向异性蚀刻工艺以将光致抗蚀剂层中的图案传递穿过第二和第一接触级介电层(282,280)[0319]在漏极接触通孔腔体中以及在漏极区63中的相应一个的顶表面上形成漏极接触通孔结构88。在楼梯区接触通孔腔体中以及在导电层(146,246)中的相应一个的顶表面上形成楼梯区接触通孔结构86。楼梯区接触通孔结构86可以包括漏极选择层级接触通孔结构，这些漏极选择层级接触通孔结构接触用作漏极选择层级栅极电极的第二导电层246的触在漏极选择层级栅极电极下面的导电层(146,246)并且用作存储器介电材料部分(265,165)以及至少一个第二介电层768到外围区400中的较低金属互连结构互连结构780中的相应一个的顶表面形成互连区通孔腔体。可以在外围区通孔腔体中沉积至少一种导电材料以形成外围区接触通孔结构488。可以在互连区通孔腔体中沉积至少一[0321]可以在接触级介电层(280,282)上方形成至少一个有定位在导电层46的层级处的存储器元件的竖直堆叠(例如，作为电荷存储层54的环形部并且横向围绕竖直半导体沟道60并且接触竖直半导体沟道的侧壁；以及介电填充材料层111，该介电填充材料层在源极接触层114的下面并且包含杨氏模量小于源极接触层114的[0324]在一个实施方案中，导电层(146,246)包在5.0×1019/cm3至2.0×1021/cm3范围堆叠250包括与电荷存储层54具有相同组成和相同厚度的材料层以及与隧穿介电层56具有中在交替堆叠内除最顶部导电层(146,246)之外的每个导电层(146,246)比在交替堆叠内的任何覆盖导电层(146,246)横向延伸得更远；所述平台区包括所述交替堆叠的阶梯式表横向压缩应力以及通过泊松效应从该一次横向压缩应力导出的二次竖直拉伸应力引起的沟道60的导通电流，从而允许更多导电层的竖直堆叠和/或三维存储器器件中的特征尺寸同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他